JPH0311127B2 - - Google Patents
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- JPH0311127B2 JPH0311127B2 JP55110912A JP11091280A JPH0311127B2 JP H0311127 B2 JPH0311127 B2 JP H0311127B2 JP 55110912 A JP55110912 A JP 55110912A JP 11091280 A JP11091280 A JP 11091280A JP H0311127 B2 JPH0311127 B2 JP H0311127B2
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- JP
- Japan
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- transistor
- terminal
- signal
- power supply
- voltage
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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- Electronic Switches (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路化に適する半導体回路に関す
る。
る。
一般にMOS集積回路のパツケージから導出さ
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
そこで、本発明者は、上記要望事項を満たすよ
うにした第１図の如き回路を先に提案した（特願
昭54−23204号）。なお、ここで使用している
MOSトランジスタのチヤネル型は、凡て同一で
例えばＮチヤネル型とする。第１図において１は
ゲートに制御信号Ａが入力される駆動用のエンハ
ンスメント型MOSトランジスタで、このトラン
ジスタ１のソースは電圧Vs（アース電位）の供給
端に接続され、ドレインは出力端Ｏに接続され
る。負荷素子としてのデプレツシヨン型MOSト
ランジスタ２は、そのソースとゲートが出力端Ｏ
に接続され、ドレインがノードａに接続される。
このノードａにはエンハンスメント型MOSトラ
ンジスタ３のソースが接続され、該トランジスタ
３のドレインとゲートは電圧Vpの供給端に接続
される。この電圧Vpの供給端は信号ライン兼電
源ラインとなる個所である。また上記ノードａに
はデプレツシヨン型MOSトランジスタ４のソー
スが接続され、該トランジスタ４のドレインは通
常電源としての電圧Vcの供給端に、ゲートは制
御信号Ｂの供給端に接続される。
うにした第１図の如き回路を先に提案した（特願
昭54−23204号）。なお、ここで使用している
MOSトランジスタのチヤネル型は、凡て同一で
例えばＮチヤネル型とする。第１図において１は
ゲートに制御信号Ａが入力される駆動用のエンハ
ンスメント型MOSトランジスタで、このトラン
ジスタ１のソースは電圧Vs（アース電位）の供給
端に接続され、ドレインは出力端Ｏに接続され
る。負荷素子としてのデプレツシヨン型MOSト
ランジスタ２は、そのソースとゲートが出力端Ｏ
に接続され、ドレインがノードａに接続される。
このノードａにはエンハンスメント型MOSトラ
ンジスタ３のソースが接続され、該トランジスタ
３のドレインとゲートは電圧Vpの供給端に接続
される。この電圧Vpの供給端は信号ライン兼電
源ラインとなる個所である。また上記ノードａに
はデプレツシヨン型MOSトランジスタ４のソー
スが接続され、該トランジスタ４のドレインは通
常電源としての電圧Vcの供給端に、ゲートは制
御信号Ｂの供給端に接続される。
次に第１図の回路動作を説明する。まず電圧
Vpの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVc（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVc近辺であるため、電圧Vpが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない。つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号Vpは、
これを他の回路の入力信号として用いる場合、通
常“Vc＋１”ボルトが最大であり、ノードａの
電位はVc近辺であるため、Vth3を1V近辺にして
おけばVpが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
Vpの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVc（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVc近辺であるため、電圧Vpが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない。つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号Vpは、
これを他の回路の入力信号として用いる場合、通
常“Vc＋１”ボルトが最大であり、ノードａの
電位はVc近辺であるため、Vth3を1V近辺にして
おけばVpが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
次にVpを電源（例えば25V）として使用する
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
Vp供給端からVc供給端へ流れ出る電流はなくな
る。即ち電源としてのVpは、Vc≦Vpの状態で
使用でき、ノードｏには“Vp−Vth3”ボルトの
電位まで出力することができる。
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
Vp供給端からVc供給端へ流れ出る電流はなくな
る。即ち電源としてのVpは、Vc≦Vpの状態で
使用でき、ノードｏには“Vp−Vth3”ボルトの
電位まで出力することができる。
以上のような動作を行なう第１図の回路にあつ
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
上記第１図の回路は、例えばEPROM
（Erasable and Programable Read Only
Memory）に用いられる。このEPROMは、予め
アドレス入力により指定されたメモリーセルに高
電圧Vp（例えば25V）を印加することによりプロ
グラムを行ない、その後通常のROMとして使用
する。そのため前記プログラム時に使用された端
子ｂは、その後のデータ読み出し動作では使用さ
れず、信号端子として使用される。第２図は、第
１図の回路をEPROMのデータ入力バツフア回路
１１に用いた場合の例で、１２はメモリーセル・
アレイ、１３は行デコーダ、１４は列デコーダ、
１５は列ゲート回路、１６はアウトプツト・イネ
ーブル・ロジツク、１７は出力バツフアである。
上記データ入力バツフア１１は、l1のルートでロ
ジツク１６に信号OEを供給し、l2，l3のルートで
電源Vpを供給するものである。信号／PMは、
読み出しモードとプログラム・モードを切り換え
るためのもので、読み出しモードの時“０”、プ
ログラム・モードの時“１”となる。信号Ｒ／
PMはその逆である。信号PCは通常“１”で、
入力I1が供給された後一定時間（例えば1μ秒）経
過したら、プログラムに要する時間（例えば50ミ
リ秒）だけ“０”になり、入力I1が“０”なら
ば、行デコーダ１３及び列デコーダ１４によつて
選択されたメモリーセルに、トランジスタ１８を
介して高電圧Vpを印加して書き込みを行なう。
一方読み出しモードでは、／PM＝“０”、Ｒ／
PM＝“１”、PC＝“１”とする。すると入力I1に
係わらず出力端０は“０”となり、トランジスタ
１８はカツトオフする。
（Erasable and Programable Read Only
Memory）に用いられる。このEPROMは、予め
アドレス入力により指定されたメモリーセルに高
電圧Vp（例えば25V）を印加することによりプロ
グラムを行ない、その後通常のROMとして使用
する。そのため前記プログラム時に使用された端
子ｂは、その後のデータ読み出し動作では使用さ
れず、信号端子として使用される。第２図は、第
１図の回路をEPROMのデータ入力バツフア回路
１１に用いた場合の例で、１２はメモリーセル・
アレイ、１３は行デコーダ、１４は列デコーダ、
１５は列ゲート回路、１６はアウトプツト・イネ
ーブル・ロジツク、１７は出力バツフアである。
上記データ入力バツフア１１は、l1のルートでロ
ジツク１６に信号OEを供給し、l2，l3のルートで
電源Vpを供給するものである。信号／PMは、
読み出しモードとプログラム・モードを切り換え
るためのもので、読み出しモードの時“０”、プ
ログラム・モードの時“１”となる。信号Ｒ／
PMはその逆である。信号PCは通常“１”で、
入力I1が供給された後一定時間（例えば1μ秒）経
過したら、プログラムに要する時間（例えば50ミ
リ秒）だけ“０”になり、入力I1が“０”なら
ば、行デコーダ１３及び列デコーダ１４によつて
選択されたメモリーセルに、トランジスタ１８を
介して高電圧Vpを印加して書き込みを行なう。
一方読み出しモードでは、／PM＝“０”、Ｒ／
PM＝“１”、PC＝“１”とする。すると入力I1に
係わらず出力端０は“０”となり、トランジスタ
１８はカツトオフする。
第３図はEPROMの行デコーダ部の一例であ
る。この回路でプログラムモードの時は、Ｒ／
PM＝“０”となつて端子０には“Vp−Vth3”
（Vth3はトランジスタ３のスレツシヨルド電圧）
の電位が電源ルートl4を介して出力され、トラン
ジスタ２０がオンとなる。この時メモリーセルの
ゲートに高電圧Vpが印加されるか否かは、端子
２１の論理レベルにより決定される。一方データ
読み出し時は、Ｒ／＝“１”となり、端子０
は“０”でトランジスタ２０はカツトオフして該
トランジスタに電流は流れず、信号ルートl5を介
して他の回路に入力信号を供給することができ
る。
る。この回路でプログラムモードの時は、Ｒ／
PM＝“０”となつて端子０には“Vp−Vth3”
（Vth3はトランジスタ３のスレツシヨルド電圧）
の電位が電源ルートl4を介して出力され、トラン
ジスタ２０がオンとなる。この時メモリーセルの
ゲートに高電圧Vpが印加されるか否かは、端子
２１の論理レベルにより決定される。一方データ
読み出し時は、Ｒ／＝“１”となり、端子０
は“０”でトランジスタ２０はカツトオフして該
トランジスタに電流は流れず、信号ルートl5を介
して他の回路に入力信号を供給することができ
る。
しかしながら第１図のような回路にあつては、
MOSトランジスタ３にバツクゲートバイアス効
果があるため、Vp／の端子ｂに高電圧Vpが
印加された時に、出力端０に充分高い電圧が得ら
れない。つまり“Vp−Vth3”の電位が出力端０
に得られるが、この出力端０の電圧分だけトラン
ジスタ３のソース（ａ点）に印加されるため該ト
ランジスタ３のスレツシヨルド電圧Vth3が上昇し
てしまい、充分な電圧が出力端０に得られないも
のである。
MOSトランジスタ３にバツクゲートバイアス効
果があるため、Vp／の端子ｂに高電圧Vpが
印加された時に、出力端０に充分高い電圧が得ら
れない。つまり“Vp−Vth3”の電位が出力端０
に得られるが、この出力端０の電圧分だけトラン
ジスタ３のソース（ａ点）に印加されるため該ト
ランジスタ３のスレツシヨルド電圧Vth3が上昇し
てしまい、充分な電圧が出力端０に得られないも
のである。
本発明は上記実情に鑑みてなされたもので信号
兼電源端子に与えられる高電圧を出力端に導く素
子にダイオードを用いることにより、前記出力端
に充分高い電圧が得られる半導体回路を提供しよ
うとするものである。
兼電源端子に与えられる高電圧を出力端に導く素
子にダイオードを用いることにより、前記出力端
に充分高い電圧が得られる半導体回路を提供しよ
うとするものである。
以下第４図を参照して本発明の一実施例を説明
する。第４図は同実施例の一部回路図であり、こ
の第４図は、第１図のトランジスタ３をダイオー
ド３１に置き換えた点が特徴であり、他の個所
は、第１図と対応するから、対応個所には同一符
号を付して構成の説明は省略する。
する。第４図は同実施例の一部回路図であり、こ
の第４図は、第１図のトランジスタ３をダイオー
ド３１に置き換えた点が特徴であり、他の個所
は、第１図と対応するから、対応個所には同一符
号を付して構成の説明は省略する。
しかしてダイオードの電圧、電流特性は第７図
のようになることはよく知られている。VFは、
ダイオードに正方向の電圧を印加した際、電流の
流れ始める電圧であり、VBDは、ダイオードに逆
方向の電圧を印加した場合のブレークダウン電圧
である。第４図の回路において信号兼電源端子ｂ
を信号用端子として使用する場合には、信号Ｂを
“１”（例えば5V）にする。すると信号Ａの
“１”、“０”に係わらず端子ａの電位を電源電圧
Vc（例えば5V）近辺に保持するように各トラン
ジスタの寸法を設定できる。この時端子ｂにおけ
る“ａ端電位＋VF”以下の電位に対しては、ダ
イオード３１がブレークダウンするまでは該ダイ
オードを介してほとんど電流が流れず、従つて端
子ｂは信号ラインとして使用できる。また端子ｂ
を電源として使用する時は、信号Ｂを“０”とし
てトランジスタ４をカツトオフし、高電源Vpか
ら低電源Vcへの電流が流れないようにすればよ
い。この時出力端０には、“Vp−VF”という充
分高い電圧が得られるものである。
のようになることはよく知られている。VFは、
ダイオードに正方向の電圧を印加した際、電流の
流れ始める電圧であり、VBDは、ダイオードに逆
方向の電圧を印加した場合のブレークダウン電圧
である。第４図の回路において信号兼電源端子ｂ
を信号用端子として使用する場合には、信号Ｂを
“１”（例えば5V）にする。すると信号Ａの
“１”、“０”に係わらず端子ａの電位を電源電圧
Vc（例えば5V）近辺に保持するように各トラン
ジスタの寸法を設定できる。この時端子ｂにおけ
る“ａ端電位＋VF”以下の電位に対しては、ダ
イオード３１がブレークダウンするまでは該ダイ
オードを介してほとんど電流が流れず、従つて端
子ｂは信号ラインとして使用できる。また端子ｂ
を電源として使用する時は、信号Ｂを“０”とし
てトランジスタ４をカツトオフし、高電源Vpか
ら低電源Vcへの電流が流れないようにすればよ
い。この時出力端０には、“Vp−VF”という充
分高い電圧が得られるものである。
第５図は本発明の他の実施例の一部回路図であ
り、端子ａ，ｂ間にダイオード３１1，３１2を直
列に設けた場合の例である。この回路動作は前実
施例と対応するが、端子ａ，ｂ間のダイオード数
を増したため、端子ｂを信号用として使用する時
に、より高い電位の信号を端子ｂに与えても、ダ
イオード３１1，３１2を介して入力電流が流れな
いようにすることができる。
り、端子ａ，ｂ間にダイオード３１1，３１2を直
列に設けた場合の例である。この回路動作は前実
施例と対応するが、端子ａ，ｂ間のダイオード数
を増したため、端子ｂを信号用として使用する時
に、より高い電位の信号を端子ｂに与えても、ダ
イオード３１1，３１2を介して入力電流が流れな
いようにすることができる。
第６図は本発明の異なる実施例の一部回路図
で、スイツチ素子としてのトランジスタ４をダイ
オード４１に置き換えた場合の例である。この回
路で端子ｂを信号用とする場合、端子ａの電位は
“Vc−VF”となるから、端子ａは“ａ端電位＋
2VF”即ち“Vc＋VF”以下で電流をほとんど零
にでき、信号ラインとして使用できる。また端子
ｂを電源として用いる時も、スイツチ素子として
のダイオード４１により、該ダイオードを介して
端子ａからVc側には電流は流れないから、電源
ラインとして使用できる。
で、スイツチ素子としてのトランジスタ４をダイ
オード４１に置き換えた場合の例である。この回
路で端子ｂを信号用とする場合、端子ａの電位は
“Vc−VF”となるから、端子ａは“ａ端電位＋
2VF”即ち“Vc＋VF”以下で電流をほとんど零
にでき、信号ラインとして使用できる。また端子
ｂを電源として用いる時も、スイツチ素子として
のダイオード４１により、該ダイオードを介して
端子ａからVc側には電流は流れないから、電源
ラインとして使用できる。
第８図は本発明の一実施例の全体的回路図であ
る。即ち以上の説明は、本発明の回路をEPROM
に適用する場合を例にしたが、本発明の回路を、
例えば計算機のCPU（中央処理装置）に用いるこ
ともできる。例えばCPU中のRAM等において
は、電源切断と同時にその内容は破壊されてしま
う。よつて次に電源を入れて使用する時は、前の
処理を継続して行なうことはできない。このため
現在では、RAM部だけ別電源にしてLSI（大規模
集積回路）上にパツドを１つ余計に設けて、外部
より電源を供給し、電源が切断されてもRAM部
だけ電圧は保たれたままで、RAMの記憶内容は
そのまま保持される機能を有するCPUが販売さ
れている。この場合RAM部の電源のために外部
への導出ピンを１個増さねばならない。この時本
発明の回路を第８図の如く用いれば、他の信号ラ
インと共用することができ、外部導出ピンを増加
させずに済む。即ちVc電源が切られた時は外部
導出ピンS1が電源となつて、ダイオード３１1，
３１2、トランジスタ２を通してRAM５１へ電源
が供給され、またVc電源が投入された場合ピン
S1は信号ラインとなり、インバータ５２等を介し
てCPU内部回路へ信号を伝達するものである。
ここで端子ａは、“Vc−Vth4′”（Vth4′はトランジ
スタ４′のスレツシヨルド電圧）近辺に保たれる
ため、ピンS1の電位が“ａ点電位＋VF1＋VF2”
（VF1，VF2はダイオード３１1，３１2のVF）以下
では、ダイオード３１1，３１2に流れる電流はな
く、通常の入力端子と同様に扱える。またａ点と
内部回路との間に抵抗２を挿入し、この抵抗２を
通して内部回路に電源を供給しているので、ｂ点
の信号のオーバーシユートとか電源Vc等のノイ
ズが抵抗２で吸収され、内部回路５１に与えられ
る電源電圧は安定するという利点がある。
る。即ち以上の説明は、本発明の回路をEPROM
に適用する場合を例にしたが、本発明の回路を、
例えば計算機のCPU（中央処理装置）に用いるこ
ともできる。例えばCPU中のRAM等において
は、電源切断と同時にその内容は破壊されてしま
う。よつて次に電源を入れて使用する時は、前の
処理を継続して行なうことはできない。このため
現在では、RAM部だけ別電源にしてLSI（大規模
集積回路）上にパツドを１つ余計に設けて、外部
より電源を供給し、電源が切断されてもRAM部
だけ電圧は保たれたままで、RAMの記憶内容は
そのまま保持される機能を有するCPUが販売さ
れている。この場合RAM部の電源のために外部
への導出ピンを１個増さねばならない。この時本
発明の回路を第８図の如く用いれば、他の信号ラ
インと共用することができ、外部導出ピンを増加
させずに済む。即ちVc電源が切られた時は外部
導出ピンS1が電源となつて、ダイオード３１1，
３１2、トランジスタ２を通してRAM５１へ電源
が供給され、またVc電源が投入された場合ピン
S1は信号ラインとなり、インバータ５２等を介し
てCPU内部回路へ信号を伝達するものである。
ここで端子ａは、“Vc−Vth4′”（Vth4′はトランジ
スタ４′のスレツシヨルド電圧）近辺に保たれる
ため、ピンS1の電位が“ａ点電位＋VF1＋VF2”
（VF1，VF2はダイオード３１1，３１2のVF）以下
では、ダイオード３１1，３１2に流れる電流はな
く、通常の入力端子と同様に扱える。またａ点と
内部回路との間に抵抗２を挿入し、この抵抗２を
通して内部回路に電源を供給しているので、ｂ点
の信号のオーバーシユートとか電源Vc等のノイ
ズが抵抗２で吸収され、内部回路５１に与えられ
る電源電圧は安定するという利点がある。
第９図は本発明の異なる実施例の一部回路図
で、端子ａの電圧を、ＮチヤネルMOSトランジ
スタ６１及びＰチヤネルMOSトランジスタ６２
よりなるCMOS回路の電源とした場合の例であ
る。前実施例のものとはこの点が相異するだけで
ある。
で、端子ａの電圧を、ＮチヤネルMOSトランジ
スタ６１及びＰチヤネルMOSトランジスタ６２
よりなるCMOS回路の電源とした場合の例であ
る。前実施例のものとはこの点が相異するだけで
ある。
なお本発明は実施例のみに限られず、種々の応
用が可能である。例えば負荷MOSとしてのトラ
ンジスタ２にエンハンスメント型のものを用い、
そのゲートをノードａ側に接続したり、該ゲート
に電圧Vcを供給したりしてもよい。また実施例
では、使用トランジスタにＮチヤネル型のものを
用いたが、Ｐチヤネル型のものを用いた構造にも
応用できる。
用が可能である。例えば負荷MOSとしてのトラ
ンジスタ２にエンハンスメント型のものを用い、
そのゲートをノードａ側に接続したり、該ゲート
に電圧Vcを供給したりしてもよい。また実施例
では、使用トランジスタにＮチヤネル型のものを
用いたが、Ｐチヤネル型のものを用いた構造にも
応用できる。
以上説明した如く本発明によれば、信号兼電源
端子に能力以上の電流を流さずに済むので、集積
回路の小形化が可能となり、また信号兼電源端子
から電源電圧を導入する素子にダイオードを用い
たため、高電源電圧が得られ、集積回路において
外部導出ピン数の削減が可能となる等の利点を有
した半導体回路が提供できる。
端子に能力以上の電流を流さずに済むので、集積
回路の小形化が可能となり、また信号兼電源端子
から電源電圧を導入する素子にダイオードを用い
たため、高電源電圧が得られ、集積回路において
外部導出ピン数の削減が可能となる等の利点を有
した半導体回路が提供できる。
第１図は信号兼電源端子を有する半導体回路
図、第２図及び第３図は同回路を含む半導体メモ
リー回路図、第４図は本発明の一実施例の一部回
路図、第５図、第６図は本発明の異なる実施例の
一部回路図、第７図はダイオードの電圧、電流特
性図、第８図は本発明の一実施例の全体的回路
図、第９図は本発明の異なる実施例の一部回路図
である。 ２……負荷MOS（抵抗）、４，４１……スイツ
チ素子、３１，３１1，３１2……ダイオード、ｂ
……信号兼電源端子。
図、第２図及び第３図は同回路を含む半導体メモ
リー回路図、第４図は本発明の一実施例の一部回
路図、第５図、第６図は本発明の異なる実施例の
一部回路図、第７図はダイオードの電圧、電流特
性図、第８図は本発明の一実施例の全体的回路
図、第９図は本発明の異なる実施例の一部回路図
である。 ２……負荷MOS（抵抗）、４，４１……スイツ
チ素子、３１，３１1，３１2……ダイオード、ｂ
……信号兼電源端子。
Claims (1)
- １ 一端が第１の電位供給端に接続される駆動用
の第１のMOSトランジスタと、このトランジス
タの他端に一端が接続される負荷用の第２の
MOSトランジスタと、このトランジスタの他端
にカソードが接続されアノードが信号ライン兼電
源ラインに接続されるバツクゲートバイアス効果
のない通常のダイオードと、一端が前記第２の
MOSトランジスタの他端に接続され他端が第２
の電位供給端に接続される第３のMOSトランジ
スタと、前記信号ライン兼電源ラインを信号ライ
ンとして用いる場合は第３のMOSトランジスタ
をオン状態とし前記信号ラインの最高電位を「第
３のMOSトランジスタの一端の電位＋ダイオー
ド順方向電位降下分」以下に設定することにより
前記ダイオードをオフ状態にする手段と、前記信
号ライン兼電源ラインを電源ラインとして用いる
場合は前記第３のMOSトランジスタをオフ状態
としダイオードをオン状態とすることにより、第
１、第２のMOSトランジスタに前記電源ライン
より電源を供給する手段とを具備することを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091280A JPS5735422A (en) | 1980-08-12 | 1980-08-12 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091280A JPS5735422A (en) | 1980-08-12 | 1980-08-12 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735422A JPS5735422A (en) | 1982-02-26 |
| JPH0311127B2 true JPH0311127B2 (ja) | 1991-02-15 |
Family
ID=14547782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11091280A Granted JPS5735422A (en) | 1980-08-12 | 1980-08-12 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735422A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575823A (en) * | 1982-08-17 | 1986-03-11 | Westinghouse Electric Corp. | Electrically alterable non-volatile memory |
| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
| GB2156974B (en) * | 1984-04-02 | 1988-10-05 | Dow Chemical Co | Combined thermal analyzer and x-ray diffractometer |
| JPS6161295A (ja) * | 1984-08-31 | 1986-03-29 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379365A (en) * | 1976-12-23 | 1978-07-13 | Nec Corp | Capacitive load driving unit |
| JPS5423204A (en) * | 1977-07-21 | 1979-02-21 | Sato Yoshio | Fluid pump |
-
1980
- 1980-08-12 JP JP11091280A patent/JPS5735422A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735422A (en) | 1982-02-26 |
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