JPH054709B2 - - Google Patents
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- JPH054709B2 JPH054709B2 JP61085903A JP8590386A JPH054709B2 JP H054709 B2 JPH054709 B2 JP H054709B2 JP 61085903 A JP61085903 A JP 61085903A JP 8590386 A JP8590386 A JP 8590386A JP H054709 B2 JPH054709 B2 JP H054709B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶制御方式に係り、特に複数個の
主記憶装置間に設けられたインタフエース線を介
するデータ転送と、このインタフエース線上での
データ転送の競合を解決する記憶制御方式に関す
る。
主記憶装置間に設けられたインタフエース線を介
するデータ転送と、このインタフエース線上での
データ転送の競合を解決する記憶制御方式に関す
る。
超大型計算機の技術動向として
(1) マルチプロセツサ化
(2) 記憶装置の多階層化
(3) 主記憶装置の大容量化
が上げられる。これらの内、(1)，(2)項を両立させ
るためには、各記憶装置間の記憶内容の一致制御
が必要であり、この解決策の一つとして特開昭60
−138653号公報がある。しかし(1)項と(3)項を両立
させる場合、この公知技術においては主記憶装置
（MS）を論理的にも物理的にも一つのものと考
えており、物理的に複数個から成るMSについて
は考慮されていない。
るためには、各記憶装置間の記憶内容の一致制御
が必要であり、この解決策の一つとして特開昭60
−138653号公報がある。しかし(1)項と(3)項を両立
させる場合、この公知技術においては主記憶装置
（MS）を論理的にも物理的にも一つのものと考
えており、物理的に複数個から成るMSについて
は考慮されていない。
上記公知技術は複数個の主記憶装置（MS）か
ら成るシステムについて配慮されていなかつた。
しかる、に最近のコンピユータアーキテクチヤで
はアドレスビツト数を24から31ビツトに拡張する
動きがあり、MSの大容量化が著しく、物理的制
約により複数個のMSを必要に応じて増設してい
く方式が取られる。
ら成るシステムについて配慮されていなかつた。
しかる、に最近のコンピユータアーキテクチヤで
はアドレスビツト数を24から31ビツトに拡張する
動きがあり、MSの大容量化が著しく、物理的制
約により複数個のMSを必要に応じて増設してい
く方式が取られる。
ここで、第６図および第７図に従来方式にて
MSを増設する例を示す。図中、破線で示した部
分が増設部分である。第６図および第７図に於い
て、１０１，１０２はプロセツサ（IP）であり、
１０５，１０６は入出力装置を制御する入出力プ
ロセツサ（IOP）であり、１１０，１１１は主記
憶装置（MS）であり、１１４〜１１７はインタ
フエース線である。
MSを増設する例を示す。図中、破線で示した部
分が増設部分である。第６図および第７図に於い
て、１０１，１０２はプロセツサ（IP）であり、
１０５，１０６は入出力装置を制御する入出力プ
ロセツサ（IOP）であり、１１０，１１１は主記
憶装置（MS）であり、１１４〜１１７はインタ
フエース線である。
第６図に於いて、MS１１１はMS１１０との
み接続可能であり、インタフエース線１１４は
MS１１０によつて中継されるリクエスト、書込
みデータ及びMS１１１より読み出されたデータ
を転送するが、リクエストの方向がMS１１０か
らMS１１１の一方通行である。またMS１１０
は記憶制御装置（SC）１０７，１０８およびMS
１１１に対して計３つのポートをもつために物量
が多くなり、一方MS１１１は１つのポートで済
むがMS１１０と論理的に別の構成となる。さら
に１つのマルチプロセツサの代りに２台シングル
プロセツサで運用することもあるが、SC１０７
系とSC１０８系の二つのシステムに分割するこ
とができず、一系統でしか運用できないという欠
点がある。
み接続可能であり、インタフエース線１１４は
MS１１０によつて中継されるリクエスト、書込
みデータ及びMS１１１より読み出されたデータ
を転送するが、リクエストの方向がMS１１０か
らMS１１１の一方通行である。またMS１１０
は記憶制御装置（SC）１０７，１０８およびMS
１１１に対して計３つのポートをもつために物量
が多くなり、一方MS１１１は１つのポートで済
むがMS１１０と論理的に別の構成となる。さら
に１つのマルチプロセツサの代りに２台シングル
プロセツサで運用することもあるが、SC１０７
系とSC１０８系の二つのシステムに分割するこ
とができず、一系統でしか運用できないという欠
点がある。
第７図はいわゆるインタリーブ方式であり、
MS１１０はSC１０７，１０８に、MS１１１も
SC１０７，１０８の両方に接続可能であること
が特色であり、第６図の構成に比べてMS１１０
およびMS１１１のポート数が２であり、かつ同
一論理構成であり、インタフエース線１１３，１
１６，１１５を削除すればSC１０７系（図面左
半分）とSC１０８系（図面右半分）に分離し二
つのシステムとすることも可能である点が改善さ
れている。
MS１１０はSC１０７，１０８に、MS１１１も
SC１０７，１０８の両方に接続可能であること
が特色であり、第６図の構成に比べてMS１１０
およびMS１１１のポート数が２であり、かつ同
一論理構成であり、インタフエース線１１３，１
１６，１１５を削除すればSC１０７系（図面左
半分）とSC１０８系（図面右半分）に分離し二
つのシステムとすることも可能である点が改善さ
れている。
しかし大型計算機では32ウエイ／ポート構成と
するものもあるので、接続先の多いSCに対して
MSへのポートを２に増すことは物理的制約のた
めに困難になりつつある。
するものもあるので、接続先の多いSCに対して
MSへのポートを２に増すことは物理的制約のた
めに困難になりつつある。
本発明の目的は、第７図に示すインタフエース
線１１５，１１６を廃止し、SCの対MSへのポー
ト数を１とし、代りにMS〜MS間にリクエスト
とデータを相互転送するインタフエースを設け、
これによりMSの大容量化とマルチプロセツサに
適した記憶制御方式を提供することにある。
線１１５，１１６を廃止し、SCの対MSへのポー
ト数を１とし、代りにMS〜MS間にリクエスト
とデータを相互転送するインタフエースを設け、
これによりMSの大容量化とマルチプロセツサに
適した記憶制御方式を提供することにある。
上記目的は、記憶制御装置（SC）から送られ
るリクエストに対して主記憶制御装置において他
MSへのリクエストとデータを中継し、逆に他
MSから送られたデータを自SCに中継し、かつ、
リクエストを実行しデータを他MSに返送する中
継制御手段と、前記MS〜MS間のデータ転送の
競合を制御する競合制御手段を設け、さらにMS
〜MS間にこれらのデータおよびリクエストを転
送するインタフエース線を設けることにより達成
される。
るリクエストに対して主記憶制御装置において他
MSへのリクエストとデータを中継し、逆に他
MSから送られたデータを自SCに中継し、かつ、
リクエストを実行しデータを他MSに返送する中
継制御手段と、前記MS〜MS間のデータ転送の
競合を制御する競合制御手段を設け、さらにMS
〜MS間にこれらのデータおよびリクエストを転
送するインタフエース線を設けることにより達成
される。
SCに於けるリクエストの発行は、処理装置等
のリクエストに付随するアドレスにより、自SC
が接続するMS（自MS）かまたは自SCと接続し
ないMS（他MS）へのリクエストかを識別し、い
づれのリクエストであろうとも自MSへ送る。自
MSはこれらのリクエストを受けると自MSへの
リクエストであれば通常のリード、ライト動作を
行い、他MSへのリクエストあれば中継制御手段
によつてリクエストを他MSへ送り、ライト時は
ライトデータを他MSへ中継し、リード時は他
MSより読み出され自MSへ送り返されるリード
データを中継し、自SCへ送る。ここでMSから見
て直接接続されるSCを「自SC」、そうでないSC
を「他SC」と呼ぶことにする。また中継制御手
段は、逆に他MSより送られたリクエストに対
し、ライト時は送られてきたライトデータを自
MSのランダムアクセスメモリ（RAM）に書き
込み、リード時は自MSのRAMより読み出した
リードデータを他MSに転送する。
のリクエストに付随するアドレスにより、自SC
が接続するMS（自MS）かまたは自SCと接続し
ないMS（他MS）へのリクエストかを識別し、い
づれのリクエストであろうとも自MSへ送る。自
MSはこれらのリクエストを受けると自MSへの
リクエストであれば通常のリード、ライト動作を
行い、他MSへのリクエストあれば中継制御手段
によつてリクエストを他MSへ送り、ライト時は
ライトデータを他MSへ中継し、リード時は他
MSより読み出され自MSへ送り返されるリード
データを中継し、自SCへ送る。ここでMSから見
て直接接続されるSCを「自SC」、そうでないSC
を「他SC」と呼ぶことにする。また中継制御手
段は、逆に他MSより送られたリクエストに対
し、ライト時は送られてきたライトデータを自
MSのランダムアクセスメモリ（RAM）に書き
込み、リード時は自MSのRAMより読み出した
リードデータを他MSに転送する。
これらのリクエストとデータは上記MS〜MS
間のインタフエース線を利用するが、これには自
MS→他MSへのおよび自MS←他MSへのそれぞ
れの方向のバスが存在する。前者の方向には自
SCのリクエストにより自MSから他MSへのリク
エストとライトデータとさらに他SCのリクエス
トにより自MSより読み出したリードデータの転
送とが有るが、このうちデータ線は本数が多いた
めに物理的制約が有りライトデータとリードデー
タで共有している。後者の方向には前者の説明に
て自と他を入れ換えたリクエストとデータが転送
され、同様にデータ線を共有している。ここで問
題となるのはデータ線の共有によるデータ転送の
競合であり、これは上記競合手段にて他SCリク
エストにより自MSから読み出したリードデータ
の転送を優先することにより、データ線を共有せ
ず別々に設けた場合と同程度の転送効率を可能に
する。
間のインタフエース線を利用するが、これには自
MS→他MSへのおよび自MS←他MSへのそれぞ
れの方向のバスが存在する。前者の方向には自
SCのリクエストにより自MSから他MSへのリク
エストとライトデータとさらに他SCのリクエス
トにより自MSより読み出したリードデータの転
送とが有るが、このうちデータ線は本数が多いた
めに物理的制約が有りライトデータとリードデー
タで共有している。後者の方向には前者の説明に
て自と他を入れ換えたリクエストとデータが転送
され、同様にデータ線を共有している。ここで問
題となるのはデータ線の共有によるデータ転送の
競合であり、これは上記競合手段にて他SCリク
エストにより自MSから読み出したリードデータ
の転送を優先することにより、データ線を共有せ
ず別々に設けた場合と同程度の転送効率を可能に
する。
以下、本発明の一実施例を第１〜５図により説
明する。第１図は、本発明の記憶制御方式を適用
したマルチプロセツサシステムの構成図であり、
多階層の記憶装置により適しているが、特に階層
数にこだわる必要はない。第７図の構成と異なる
のはインタフエース線１１５，１１６を無くし、
SC１０７とMS１１０，SC１０８とMS１１１を
それぞれ１対１で接続し、SCの対MSへのポート
数を１とし、新たにMS〜MS間にインタフエー
ス線１１８を設けた点である。ここで、MS内に
於いて１１２，１２１は情報を貯える記憶部
（RAM）であり、１１４，１１５はSCからのリ
クエスト等の制御信号やデータを他MSへ転送
し、逆に他MSからのこれらの信号を処理したり
SCへ転送したりする中継制御回路であり、これ
らの制御信号やデータはインタフエース線１１８
によつて転送され、１１６，１２０はインタフエ
ース線１１８上でのデータ転送の競合を制御する
競合制御回路である。以上の構成のもとで以下の
如くデータが処理される。IP１０１およびIOP１
０５からのリード／ライトリクエストはSC１０
７に送られ、SC１０７は付随するアドレスによ
り、MS１１０またはMS１１１へのリクエスト
として振り分け、いずれに対するリクエストであ
ろうともMS１１０に送る。ここで、自MSへの
リード／ライトリクエストをそれぞれ
“RQRDN”／“RQWTN”と呼び、他MSへの
リード／ライトリクエストを“RQRDF”／
“RQWTF”と呼び、それぞれ末尾のＮ（ニアを
意味する）、Ｆ（フアーを意味する。）によりリク
エスト先を識別する。たとえばSC１０７よりMS
１１０へのリード／ライトリクエストは
RQRDN／RQWTNであり、MS１１１へのリク
エストであればRQRDF／RQWTFとなる。また
SC１０８よりMS１１１へのリクエストであれば
RQRDN／RQWTNであり、MS１１０へのリク
エストであればRQRDF／RQWTFとなる。
明する。第１図は、本発明の記憶制御方式を適用
したマルチプロセツサシステムの構成図であり、
多階層の記憶装置により適しているが、特に階層
数にこだわる必要はない。第７図の構成と異なる
のはインタフエース線１１５，１１６を無くし、
SC１０７とMS１１０，SC１０８とMS１１１を
それぞれ１対１で接続し、SCの対MSへのポート
数を１とし、新たにMS〜MS間にインタフエー
ス線１１８を設けた点である。ここで、MS内に
於いて１１２，１２１は情報を貯える記憶部
（RAM）であり、１１４，１１５はSCからのリ
クエスト等の制御信号やデータを他MSへ転送
し、逆に他MSからのこれらの信号を処理したり
SCへ転送したりする中継制御回路であり、これ
らの制御信号やデータはインタフエース線１１８
によつて転送され、１１６，１２０はインタフエ
ース線１１８上でのデータ転送の競合を制御する
競合制御回路である。以上の構成のもとで以下の
如くデータが処理される。IP１０１およびIOP１
０５からのリード／ライトリクエストはSC１０
７に送られ、SC１０７は付随するアドレスによ
り、MS１１０またはMS１１１へのリクエスト
として振り分け、いずれに対するリクエストであ
ろうともMS１１０に送る。ここで、自MSへの
リード／ライトリクエストをそれぞれ
“RQRDN”／“RQWTN”と呼び、他MSへの
リード／ライトリクエストを“RQRDF”／
“RQWTF”と呼び、それぞれ末尾のＮ（ニアを
意味する）、Ｆ（フアーを意味する。）によりリク
エスト先を識別する。たとえばSC１０７よりMS
１１０へのリード／ライトリクエストは
RQRDN／RQWTNであり、MS１１１へのリク
エストであればRQRDF／RQWTFとなる。また
SC１０８よりMS１１１へのリクエストであれば
RQRDN／RQWTNであり、MS１１０へのリク
エストであればRQRDF／RQWTFとなる。
MS１１０はSC１０７からのリクエストが
RQRDN／RQWTNであればRAM１１２に通常
のリード／ライト動作を行う。RQRDFであれ
ば、中継制御回路１１４によりインタフエース線
１１８を経由してRQRDFをMS１１１内の中継
制御回路１１５に送り、中継制御回路１１５は
RAM１２１より当該データを読み出すとインタ
フエース線１１８を経由してリードデータを中継
制御回路１１４に送り、中継制御装置１１４は送
られたデータをSC１０７に転送し、一連の動作
を終了する。RQWTFであれば、SC１０７より
送られたリクエストとデータは、中継制御回路１
１４→インタフエース線１１８→中継制御回路１
１５の順に転送され、中継制御回路１１５にて
RQWTFが選択されるとデータをRAM１２１に
書き込む。
RQRDN／RQWTNであればRAM１１２に通常
のリード／ライト動作を行う。RQRDFであれ
ば、中継制御回路１１４によりインタフエース線
１１８を経由してRQRDFをMS１１１内の中継
制御回路１１５に送り、中継制御回路１１５は
RAM１２１より当該データを読み出すとインタ
フエース線１１８を経由してリードデータを中継
制御回路１１４に送り、中継制御装置１１４は送
られたデータをSC１０７に転送し、一連の動作
を終了する。RQWTFであれば、SC１０７より
送られたリクエストとデータは、中継制御回路１
１４→インタフエース線１１８→中継制御回路１
１５の順に転送され、中継制御回路１１５にて
RQWTFが選択されるとデータをRAM１２１に
書き込む。
以上はSC１０７よりのリクエストについて説
明したが、SC１０８よりのRQRDN／RQWTN
さらにRQRDF／RQWTFリクエストも同様に考
えれば良い。
明したが、SC１０８よりのRQRDN／RQWTN
さらにRQRDF／RQWTFリクエストも同様に考
えれば良い。
ここでインタフエース線１１８はMS１１０→
MS１１１の方向と、MS１１０←MS１１１の二
方向のバスが独立して存在しており、インタフエ
ース線の節約のためデータ幅は、SC〜MS間の転
送データ幅と同じにしてある。従つてSC１０７
よりのRQWTFのデータとSC１０８よりの
RQRDFのデータが前者の方向のデータバスを、
逆にSC１０８よりのRQWTFデータとSC１０７
のRQRDFのデータが後者の方向のデータバスを
それぞれタイムシエアで使用することになる。そ
こでこれらのデータ転送の競合を制約するために
競合制御回路１１６，１２０が必要となる。一般
にMSのメモリ素子の動作速度はIPのそれに比べ
てかなり遅く、かつ多階層記憶装置に於ける上位
階層の記憶装置のヒツト率が高ければリードデー
タの転送を優先させた方が転送効率が良いと考え
られるので、競合制御回路１１６，１２０は
RQRDFのデータ転送を優先させることにする。
MS１１１の方向と、MS１１０←MS１１１の二
方向のバスが独立して存在しており、インタフエ
ース線の節約のためデータ幅は、SC〜MS間の転
送データ幅と同じにしてある。従つてSC１０７
よりのRQWTFのデータとSC１０８よりの
RQRDFのデータが前者の方向のデータバスを、
逆にSC１０８よりのRQWTFデータとSC１０７
のRQRDFのデータが後者の方向のデータバスを
それぞれタイムシエアで使用することになる。そ
こでこれらのデータ転送の競合を制約するために
競合制御回路１１６，１２０が必要となる。一般
にMSのメモリ素子の動作速度はIPのそれに比べ
てかなり遅く、かつ多階層記憶装置に於ける上位
階層の記憶装置のヒツト率が高ければリードデー
タの転送を優先させた方が転送効率が良いと考え
られるので、競合制御回路１１６，１２０は
RQRDFのデータ転送を優先させることにする。
なお、第１図において各ユニツト間を結ぶイン
タフエース線の内、SC１０７〜SC１０８間を細
線で表示したのは制御信号のみを転送しデータ線
は転送しないことを示し、太線は両者を転送する
ことを示す。またインタフエース線１１３とイン
タフエース線１１８を外せば、左半分および右半
分でそれぞれ別のシステムとして稼動させること
が可能であり、逆にこれらのインタフエース線を
追加することによりマルチプロセツサ化すること
も容易となる。第１図の中継制御回路１１４，１
１５はリクエストの制御部分とデータの制御部分
とに分けられるが、それぞれの詳細を第２図と第
３図に示す。
タフエース線の内、SC１０７〜SC１０８間を細
線で表示したのは制御信号のみを転送しデータ線
は転送しないことを示し、太線は両者を転送する
ことを示す。またインタフエース線１１３とイン
タフエース線１１８を外せば、左半分および右半
分でそれぞれ別のシステムとして稼動させること
が可能であり、逆にこれらのインタフエース線を
追加することによりマルチプロセツサ化すること
も容易となる。第１図の中継制御回路１１４，１
１５はリクエストの制御部分とデータの制御部分
とに分けられるが、それぞれの詳細を第２図と第
３図に示す。
第２図において、２０１，２０２はリクエスト
の入力ラツチ回路であり、２０３，２０４はオア
回路であり、２０５，２０６はリクエストスタツ
ク回路であり、２０７〜２１２は制御信号発生回
路である。SC１０７より転送されたリクエスト
は入力ラツチ回路２０１でラツチされ、
RQRDN／RQWTNをラツチした回路の出力は
オアゲート２０３を経由してリクエストスタツク
２０５にスタツクされる。一方RQRDF／
RQWTFをラツチした回路の出力はインタフエ
ース線１１８を介して転送され、オアゲート２０
４を経てリクエストスタツク２０６にスタツクさ
れる。リクエストスタツク２０５はSC１０７経
由のリクエストだけでなくSC１０８にて発行さ
れ、入力ラツチ回路２０２、インタフエース線１
０８を経由してきたRQRDF／RQWTFリクエス
トをもスタツクし、これらのリクエストの内あら
かじめ定められた優先順序でリクエストを選択し
て信号線２３０に出力し、RAM１１２を起動す
る。制御信号発生回路２０７は入力ラツチ回路２
０１でラツチされたRQWDFリクエストを受け制
御信号BPWD0219を発生させ、制御信号発生回
路２０９はリクエストスタツク２０５により出力
されたSC１０７発行のRQWTNとSC１０８発行
のRQRDF，RQWTFリクエストを受け付け、制
御信号STWD0227，BPRD1223および
STWD1225を発生させる。BPRD1223および
STWD1225を発生させる。BPRD1223はインタ
フエース線１１８を経由し制御信号発生回路２１
１に転送される。一方、制御信号発生回路２０８
はこれとは逆に制御信号発生回路２１２および、
インタフエース線１１８を経由して送られてくる
BPRD1224を受け、制御信号TRRD1221を発生
させる。以上の制御信号の作用については後述す
る。以上中継制御回路１１４について説明した
が、中継制御回路１１５も同様に考えれば良い。
の入力ラツチ回路であり、２０３，２０４はオア
回路であり、２０５，２０６はリクエストスタツ
ク回路であり、２０７〜２１２は制御信号発生回
路である。SC１０７より転送されたリクエスト
は入力ラツチ回路２０１でラツチされ、
RQRDN／RQWTNをラツチした回路の出力は
オアゲート２０３を経由してリクエストスタツク
２０５にスタツクされる。一方RQRDF／
RQWTFをラツチした回路の出力はインタフエ
ース線１１８を介して転送され、オアゲート２０
４を経てリクエストスタツク２０６にスタツクさ
れる。リクエストスタツク２０５はSC１０７経
由のリクエストだけでなくSC１０８にて発行さ
れ、入力ラツチ回路２０２、インタフエース線１
０８を経由してきたRQRDF／RQWTFリクエス
トをもスタツクし、これらのリクエストの内あら
かじめ定められた優先順序でリクエストを選択し
て信号線２３０に出力し、RAM１１２を起動す
る。制御信号発生回路２０７は入力ラツチ回路２
０１でラツチされたRQWDFリクエストを受け制
御信号BPWD0219を発生させ、制御信号発生回
路２０９はリクエストスタツク２０５により出力
されたSC１０７発行のRQWTNとSC１０８発行
のRQRDF，RQWTFリクエストを受け付け、制
御信号STWD0227，BPRD1223および
STWD1225を発生させる。BPRD1223および
STWD1225を発生させる。BPRD1223はインタ
フエース線１１８を経由し制御信号発生回路２１
１に転送される。一方、制御信号発生回路２０８
はこれとは逆に制御信号発生回路２１２および、
インタフエース線１１８を経由して送られてくる
BPRD1224を受け、制御信号TRRD1221を発生
させる。以上の制御信号の作用については後述す
る。以上中継制御回路１１４について説明した
が、中継制御回路１１５も同様に考えれば良い。
第３図は、中継制御回路１１４，１１５のうち
データ制御部分を抜き出し、かつRAM１１２，
１２１との接続を示したものである。３０１，３
０２はライトデータバツフア０（WDB0）であ
り、３０３，３０４はリードデータバツフア０
（RDB0）であり、３０５，３０６はライトデー
タバツフア１（WDB1）であり、３０７，３０８
はリードデータバツフア１（RDB1）であり、３
１０〜３２１はセレクタである。ここで、SC〜
MS間とMS〜MS間のデータ転送はライン（256
バイトのデータ）を１リクエストのデータ転送単
位とし、１ラインは32バイト単位で８回転送する
ものとする。WDB0301，WDB1305は32バイト
×８面、RDB0303，RDB1307は32バイト×１面
の容量をもち、前者が８面（１ライン分）も必要
とするのは競合等が生じた時にストツクしておく
必要があるからである。セレクタ３１０は
BP1ADR503またはSTADR506により８面ある
WDB0301のうち、１面を選択する。セレクタ３
１２はSTWD1225が“１”ならばセレクタ３２
０の出力を選択し、セレクタ３１４およびセレク
タ３２２はBPRD1が“１”ならば前者はRAM
１１２からのリードデータをRDB1307に送り、
後者はRDB1307の出力をインタフエース線１１
８に転送する。セレクタ３２０はSTADR506に
よりWDB1305の８面の内の１面を選択する。セ
レクタ３１８および３１６はTRRD1が“１”で
あれば、前者はインタフエース線１１８のデータ
を後者に送り、後者はこのデータをSC１０５に
送る。もう一方の中継制御回路１１５もバツフア
およびセレクタの機能は同様に考えればよい。
データ制御部分を抜き出し、かつRAM１１２，
１２１との接続を示したものである。３０１，３
０２はライトデータバツフア０（WDB0）であ
り、３０３，３０４はリードデータバツフア０
（RDB0）であり、３０５，３０６はライトデー
タバツフア１（WDB1）であり、３０７，３０８
はリードデータバツフア１（RDB1）であり、３
１０〜３２１はセレクタである。ここで、SC〜
MS間とMS〜MS間のデータ転送はライン（256
バイトのデータ）を１リクエストのデータ転送単
位とし、１ラインは32バイト単位で８回転送する
ものとする。WDB0301，WDB1305は32バイト
×８面、RDB0303，RDB1307は32バイト×１面
の容量をもち、前者が８面（１ライン分）も必要
とするのは競合等が生じた時にストツクしておく
必要があるからである。セレクタ３１０は
BP1ADR503またはSTADR506により８面ある
WDB0301のうち、１面を選択する。セレクタ３
１２はSTWD1225が“１”ならばセレクタ３２
０の出力を選択し、セレクタ３１４およびセレク
タ３２２はBPRD1が“１”ならば前者はRAM
１１２からのリードデータをRDB1307に送り、
後者はRDB1307の出力をインタフエース線１１
８に転送する。セレクタ３２０はSTADR506に
よりWDB1305の８面の内の１面を選択する。セ
レクタ３１８および３１６はTRRD1が“１”で
あれば、前者はインタフエース線１１８のデータ
を後者に送り、後者はこのデータをSC１０５に
送る。もう一方の中継制御回路１１５もバツフア
およびセレクタの機能は同様に考えればよい。
SC１０５の４つのリクエストにより第３図に
示す装置のデータの流れは以下の如くとなる。
示す装置のデータの流れは以下の如くとなる。
RQRDN時、BPRD1223とTRRD1221は第２図
で説明した如く“０”であるのでRAM１１２よ
り読み出したリードデータはセレクタ３１４→
RDB0303→セレクタ３１６→SC１０５の順で転
送される。
で説明した如く“０”であるのでRAM１１２よ
り読み出したリードデータはセレクタ３１４→
RDB0303→セレクタ３１６→SC１０５の順で転
送される。
RQWTN時、STADR506が有効であり、
STWD1225が“０”であるので、SC１０５→
WDB0301→セレクタ３１０→セレクタ３１２の
順で転送されRAM１１２に書き込まれる。
STADR506については後述する。
STWD1225が“０”であるので、SC１０５→
WDB0301→セレクタ３１０→セレクタ３１２の
順で転送されRAM１１２に書き込まれる。
STADR506については後述する。
RQRDF時、前述の如くリクエストが中継制御
回路１１５に転送されBPRD1224が“１”とな
り、RAM１２１より読み出されたデータはセレ
クタ３１５→RDB1308→セレクタ３２３→イン
タフエース１１８の順で転送され、さらに、前述
の如くTRRD1221が“１”となるのでセレクタ
３１８→セレクタ３１６→SC１０５の順で転送
される。
回路１１５に転送されBPRD1224が“１”とな
り、RAM１２１より読み出されたデータはセレ
クタ３１５→RDB1308→セレクタ３２３→イン
タフエース１１８の順で転送され、さらに、前述
の如くTRRD1221が“１”となるのでセレクタ
３１８→セレクタ３１６→SC１０５の順で転送
される。
RDWTF時、BP1ADR503が有効となりかつ
BPRD1223は“０”であるので、SC１０５→
WDB0301→セレクタ３１０→セレクタ３２２→
インタフエース線１１８の順に転送され、前述の
如くTRRD1222が“０”であり、リクエストが
中継制御回路１１５に転送されSTWD1226が
“１”となり、かつSTADR516が有効となり、セ
レクタ２２２→WDB1306→セレクタ３２１→セ
レクタ３１３の順に転送され、RAM１２１に書
き込まれる。ここでBP1ADR，STADRについ
ては第５図で説明する。また、SC１０６からの
リクエストも同様に考えれば良い。
BPRD1223は“０”であるので、SC１０５→
WDB0301→セレクタ３１０→セレクタ３２２→
インタフエース線１１８の順に転送され、前述の
如くTRRD1222が“０”であり、リクエストが
中継制御回路１１５に転送されSTWD1226が
“１”となり、かつSTADR516が有効となり、セ
レクタ２２２→WDB1306→セレクタ３２１→セ
レクタ３１３の順に転送され、RAM１２１に書
き込まれる。ここでBP1ADR，STADRについ
ては第５図で説明する。また、SC１０６からの
リクエストも同様に考えれば良い。
ここで注目すべきは、SC１０５のRQWTFと
SC１０６のRQRDFのリクエストが非同期に発
行される点であり、両者のデータがセレクタ３２
２とインタフエース線１１８で競合することであ
る。第４図にその様子を示すが、破線が前者を、
実線が後者のデータ転送経路を示す。
SC１０６のRQRDFのリクエストが非同期に発
行される点であり、両者のデータがセレクタ３２
２とインタフエース線１１８で競合することであ
る。第４図にその様子を示すが、破線が前者を、
実線が後者のデータ転送経路を示す。
第５図はこの競合が発生したときRQRDFのデ
ータを優先的に転送する競合制御回路１１６、お
よび１２０の詳細である。５０１，５１１はアン
ドゲートでありバイパスカウンタ（BPCNT）５
０２，５１２のイネーブル条仲である。５０４，
５１４はオアゲートであり、ストアカウンタ
（STCNT）５０５，５１５のイネーブル条件で
ある。BPCNT５０２がイネーブルとなるのは、
BPWD0220が“１”、BPRD1223が“０”のとき
であり、これはSC１０５のRQWTFリクエスト
が選択されたときであり、出力BP1ADR503によ
りWDB0301のデータのインタフエース線１１８
への転送を制御する。このときSC１０６の
RQRDFリクエストがインタフエース線１１８を
介して第２図のリクエストスタツク２０５にスタ
ツクされ、優先順序によりこのリクエストが信号
線２３０に出力されると、BPRD1223が“１”と
なり、BPCNT502がストツプし、BP1ADR503
も無効となる。一方RQRDFリクエストが選択さ
れたため、RAM１１２より読み出されたデータ
はBPRD1223が“１”となつているため、第３図
のセレクタ３１４→RDB1307→セレクタ３２２
の順次に転送され、インタフエース線１１８に
は、RQWTFリクエストのデータの代りに、
RQRDFリクエストのデータが転送される。さら
にインタフエース線１１８を介してBPRD1223が
MS１１１の制御信号発生回路２１１に転送さ
れ、TRRD1222が“１”となりセレクタ３１９、
セレクタ３１７を経由しSC１０６にデータを転
送する。RQRDFのデータ転送が終了すると、
BPRD1223が“０”となり再度第５図の
BPCNT502がイネーブルとなり、WDB0301にス
タツクされていたデータが再度インタフエース１
１８上に転送される。前述の例ではRQWTFの
データ転送が中継する場合を示したが、RQRDF
のデータ転送が先に開始していればこのデータ転
送の完了までRQWTFデータの転送が保留され
る。
ータを優先的に転送する競合制御回路１１６、お
よび１２０の詳細である。５０１，５１１はアン
ドゲートでありバイパスカウンタ（BPCNT）５
０２，５１２のイネーブル条仲である。５０４，
５１４はオアゲートであり、ストアカウンタ
（STCNT）５０５，５１５のイネーブル条件で
ある。BPCNT５０２がイネーブルとなるのは、
BPWD0220が“１”、BPRD1223が“０”のとき
であり、これはSC１０５のRQWTFリクエスト
が選択されたときであり、出力BP1ADR503によ
りWDB0301のデータのインタフエース線１１８
への転送を制御する。このときSC１０６の
RQRDFリクエストがインタフエース線１１８を
介して第２図のリクエストスタツク２０５にスタ
ツクされ、優先順序によりこのリクエストが信号
線２３０に出力されると、BPRD1223が“１”と
なり、BPCNT502がストツプし、BP1ADR503
も無効となる。一方RQRDFリクエストが選択さ
れたため、RAM１１２より読み出されたデータ
はBPRD1223が“１”となつているため、第３図
のセレクタ３１４→RDB1307→セレクタ３２２
の順次に転送され、インタフエース線１１８に
は、RQWTFリクエストのデータの代りに、
RQRDFリクエストのデータが転送される。さら
にインタフエース線１１８を介してBPRD1223が
MS１１１の制御信号発生回路２１１に転送さ
れ、TRRD1222が“１”となりセレクタ３１９、
セレクタ３１７を経由しSC１０６にデータを転
送する。RQRDFのデータ転送が終了すると、
BPRD1223が“０”となり再度第５図の
BPCNT502がイネーブルとなり、WDB0301にス
タツクされていたデータが再度インタフエース１
１８上に転送される。前述の例ではRQWTFの
データ転送が中継する場合を示したが、RQRDF
のデータ転送が先に開始していればこのデータ転
送の完了までRQWTFデータの転送が保留され
る。
STCNT505は第２図の説明の如く、
STWD0227あるいはSTWD1225が“１”となる
とイネーブルとなり、WDB0301とWDB1305の
選択アドレス（STADR）506を出力する。
STWD0227あるいはSTWD1225が“１”となる
とイネーブルとなり、WDB0301とWDB1305の
選択アドレス（STADR）506を出力する。
競合制御回路１２０も同様に考えれば良い。
なお上記説明から明らかなように、MS１１０
はRAM１１２のみ保持し中継制御回路１１４お
よび競合制御回路１１６をSC１０７内に設け、
MS１１１はRAM１２１のみ保持し中継制御回
路１１５および競合制御回路１２０をSC１０８
内に設けても上記動作が支障なく実行できる。こ
の場合SC１０７およびSC１０８間にはインタフ
エース線１１３およびインタフエース線１１８が
合わせて設けられる。この場合SCのMSに対する
ポート数はインタフエース線１１８の分が増える
が、MSのポート数は１となる。
はRAM１１２のみ保持し中継制御回路１１４お
よび競合制御回路１１６をSC１０７内に設け、
MS１１１はRAM１２１のみ保持し中継制御回
路１１５および競合制御回路１２０をSC１０８
内に設けても上記動作が支障なく実行できる。こ
の場合SC１０７およびSC１０８間にはインタフ
エース線１１３およびインタフエース線１１８が
合わせて設けられる。この場合SCのMSに対する
ポート数はインタフエース線１１８の分が増える
が、MSのポート数は１となる。
本発明によれば、複数個のMS間でのデータ転
送を可能にし、かつMS〜MS間の転送に於ける
データ転送の競合もリードデータの転送を優先さ
せることによりインタフエースの物量を増すこと
なく効率的な転送を可能にする。この結果、MS
の大容量化とマルチプロセツサ化への拡張も容易
となる。
送を可能にし、かつMS〜MS間の転送に於ける
データ転送の競合もリードデータの転送を優先さ
せることによりインタフエースの物量を増すこと
なく効率的な転送を可能にする。この結果、MS
の大容量化とマルチプロセツサ化への拡張も容易
となる。
第１図は本発明の記憶制御方式を用いたマルチ
プロセツサシステムの構成図、第２図は第１図の
中継制御回路のリクエスト制御部の詳細を示すブ
ロツク図、第３図は同中継制御回路のデータ制御
部の詳細を示すブロツク図、第４図は第３図のイ
ンタフエース上に於けるデータの競合状況を示す
図、第５図は第２図の競合制御回路の詳細を示す
ブロツク図、第６図および第７図は従来技術によ
るマルチプロセツサシステムの構成図である。 １０１，１０２……プロセツサ（IP）、１０
５，１０６……入出力プロセツサ（IOP）、１０
７，１０８……記憶制御装置（SC）、１１０，１
１１……主記憶装置（MS）、１１４，１１５…
…中継制御回路、１１６，１１７……競合制御回
路。
プロセツサシステムの構成図、第２図は第１図の
中継制御回路のリクエスト制御部の詳細を示すブ
ロツク図、第３図は同中継制御回路のデータ制御
部の詳細を示すブロツク図、第４図は第３図のイ
ンタフエース上に於けるデータの競合状況を示す
図、第５図は第２図の競合制御回路の詳細を示す
ブロツク図、第６図および第７図は従来技術によ
るマルチプロセツサシステムの構成図である。 １０１，１０２……プロセツサ（IP）、１０
５，１０６……入出力プロセツサ（IOP）、１０
７，１０８……記憶制御装置（SC）、１１０，１
１１……主記憶装置（MS）、１１４，１１５…
…中継制御回路、１１６，１１７……競合制御回
路。
Claims (1)
- 【特許請求の範囲】 １ リード／ライトデータを格納するメモリを
夫々有する第１、第２の記憶装置と、該第１、第
２の記憶装置に夫々接続する第１、第２の記憶制
御装置と、該第１、第２の記憶制御装置に夫々接
続する複数のプロセツサ及び入出力プロセツサと
からなり、前記記憶制御装置を介して送られる前
記複数のプロセツサ及び入出力プロセツサからの
リード／ライト要求に対して、前記記憶装置が前
記メモリへのリード／ライトを実行する記憶制御
方式において、 前記第１、第２の記憶装置に夫々設けられ、自
記憶装置へのリード／ライト要求に対する前記メ
モリへのリード／ライトと、他記憶装置へのリー
ド／ライト要求及びリード／ライトデータの転送
と、他記憶装置から転送されるリードデータの前
記記憶制御装置に対する転送とを実行する第１、
第２の中継制御回路と 前記第１、第２の記憶装置間に設置され、前記
第１の記憶制御装置から前記第２の記憶装置への
ライトデータの転送と、前記第２の記憶制御装置
から前記第１の記憶装置へのリード要求に応じて
前記第１の記憶装置内のメモリから読出したリー
ドデータの前記第２の記憶制御装置への転送の共
通経路である第１のデータバスと、前記第２の記
憶制御装置から前記第１の記憶装置へのライトデ
ータの転送と、前記第１の記憶制御装置から前記
第２の記憶装置へのリード要求に応じて前記第２
の記憶装置内のメモリから読出したリードデータ
の前記第１の記憶制御装置への転送の共通経路で
ある第２のデータバスとを含むインターフエース
と、 前記第１、第２の記憶装置に設けられ、前記イ
ンターフエース内の前記第１、第２のデータバス
において、リードデータの転送とライトデータの
転送とが競合した場合、リードデータの転送を優
先して行う第１、第２の競合制御回路とを有する
ことを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590386A JPS62243059A (ja) | 1986-04-16 | 1986-04-16 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590386A JPS62243059A (ja) | 1986-04-16 | 1986-04-16 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243059A JPS62243059A (ja) | 1987-10-23 |
| JPH054709B2 true JPH054709B2 (ja) | 1993-01-20 |
Family
ID=13871806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590386A Granted JPS62243059A (ja) | 1986-04-16 | 1986-04-16 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243059A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4715219B2 (ja) * | 2005-02-10 | 2011-07-06 | ソニー株式会社 | 共有メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165287A (ja) * | 1983-03-11 | 1984-09-18 | Nec Corp | 情報処理システム |
-
1986
- 1986-04-16 JP JP8590386A patent/JPS62243059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243059A (ja) | 1987-10-23 |
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