JPH0547511A - チツプバリスタ - Google Patents
チツプバリスタInfo
- Publication number
- JPH0547511A JPH0547511A JP3233853A JP23385391A JPH0547511A JP H0547511 A JPH0547511 A JP H0547511A JP 3233853 A JP3233853 A JP 3233853A JP 23385391 A JP23385391 A JP 23385391A JP H0547511 A JPH0547511 A JP H0547511A
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- Japan
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- chip varistor
- internal electrodes
- internal electrode
- varistor
- internal
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- Pending
Links
- 239000000919 ceramic Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 4
- 229910001252 Pd alloy Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000002003 electrode paste Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 内部電極の角部における電界の集中を回避で
き、サージ耐量を向上できるチップバリスタを提供す
る。 【構成】 半導体セラミックス層２と内部電極３とを、
該内部電極３がセラミックス層２を挟んで重なるよう交
互に積層して一体焼結し、該焼結体４の両端面４ａ，４
ｂに上記内部電極３の一端面３ｂのみが接続される外部
電極５を形成してチップバリスタ１を構成する。そし
て、上記内部電極３の他端面３ｂ側を円弧状に形成して
該内部電極３の重なり合う部分Ａを楕円状にする。
き、サージ耐量を向上できるチップバリスタを提供す
る。 【構成】 半導体セラミックス層２と内部電極３とを、
該内部電極３がセラミックス層２を挟んで重なるよう交
互に積層して一体焼結し、該焼結体４の両端面４ａ，４
ｂに上記内部電極３の一端面３ｂのみが接続される外部
電極５を形成してチップバリスタ１を構成する。そし
て、上記内部電極３の他端面３ｂ側を円弧状に形成して
該内部電極３の重なり合う部分Ａを楕円状にする。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線性抵抗体と
して機能するチップバリスタに関し、特に内部電極にお
ける電界の集中を回避して、サージ耐量を向上できるよ
うにした構造に関する。
して機能するチップバリスタに関し、特に内部電極にお
ける電界の集中を回避して、サージ耐量を向上できるよ
うにした構造に関する。
【０００２】
【従来の技術】一般に、バリスタは、印加電圧に応じて
抵抗値が非直線的に変化する抵抗体素子であり、例えば
電子回路に過電圧が加わるのを防止するサージ吸収素子
として使用されている。また、近年、電子部品のチップ
化が進むなかで、上記バリスタにおいても実装密度の向
上を図るための超小型化，低電圧化の要求が強くなって
いる。このような要求に対応するものとして、従来、図
４及び図５に示すような積層型のチップバリスタが提案
されている（例えば、特公昭58-23921号公報参照）。こ
のチップバリスタ２０は、半導体セラミックス層２１と
内部電極２２とを交互に積層して一体焼結するととも
に、該焼結体２３の左, 右端面２３ａ，２３ｂに上記内
部電極２２の一端面２２ａのみが交互に接続される外部
電極２４を形成して構成されている。このようなチップ
バリスタ２０では、例えば50〜100 Ａのサージ耐量を得
るために上記内部電極２２を10〜20層程度積層するよう
にしている。
抵抗値が非直線的に変化する抵抗体素子であり、例えば
電子回路に過電圧が加わるのを防止するサージ吸収素子
として使用されている。また、近年、電子部品のチップ
化が進むなかで、上記バリスタにおいても実装密度の向
上を図るための超小型化，低電圧化の要求が強くなって
いる。このような要求に対応するものとして、従来、図
４及び図５に示すような積層型のチップバリスタが提案
されている（例えば、特公昭58-23921号公報参照）。こ
のチップバリスタ２０は、半導体セラミックス層２１と
内部電極２２とを交互に積層して一体焼結するととも
に、該焼結体２３の左, 右端面２３ａ，２３ｂに上記内
部電極２２の一端面２２ａのみが交互に接続される外部
電極２４を形成して構成されている。このようなチップ
バリスタ２０では、例えば50〜100 Ａのサージ耐量を得
るために上記内部電極２２を10〜20層程度積層するよう
にしている。
【０００３】
【発明が解決しようとする課題】ところで、上記チップ
バリスタ２０では、図４に示すように、各内部電極２２
が重なり合う部分Ａでバリスタ特性を得ている。しかし
ながら、上記従来のチップバリスタ２０では、内部電極
２２の形状が矩形状となっていることから、これの角部
ａに電界が集中し易く、従ってこの角部ａは高電圧とな
って太い電流経路が形成される。これにより電圧の微小
な増加に対して電流が急激に増加するバリスタ効果の進
展にともなって、上記角部ａに電流がさらに集中するこ
ととなる。その結果、上記バリスタが処理できるインパ
ルスの最大電流であるサージ耐量が低下し、従来では10
0 Ａ程度が限度となっている。
バリスタ２０では、図４に示すように、各内部電極２２
が重なり合う部分Ａでバリスタ特性を得ている。しかし
ながら、上記従来のチップバリスタ２０では、内部電極
２２の形状が矩形状となっていることから、これの角部
ａに電界が集中し易く、従ってこの角部ａは高電圧とな
って太い電流経路が形成される。これにより電圧の微小
な増加に対して電流が急激に増加するバリスタ効果の進
展にともなって、上記角部ａに電流がさらに集中するこ
ととなる。その結果、上記バリスタが処理できるインパ
ルスの最大電流であるサージ耐量が低下し、従来では10
0 Ａ程度が限度となっている。
【０００４】本発明は上記従来の状況に鑑みてなされた
もので、内部電極における電界の集中を回避でき、ひい
てはサージ耐量を向上できるチップバリスタを提供する
ことを目的としている。
もので、内部電極における電界の集中を回避でき、ひい
てはサージ耐量を向上できるチップバリスタを提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】そこで本発明は、半導体
セラミックス層と内部電極とを、該内部電極がセラミッ
クス層を挟んで重なるよう交互に積層して一体焼結し、
該焼結体の両端面に上記内部電極の一端面のみが接続さ
れる外部電極を形成してなるチップバリスタにおいて、
上記内部電極の重なり合う部分を曲線形にしたことを特
徴としている。
セラミックス層と内部電極とを、該内部電極がセラミッ
クス層を挟んで重なるよう交互に積層して一体焼結し、
該焼結体の両端面に上記内部電極の一端面のみが接続さ
れる外部電極を形成してなるチップバリスタにおいて、
上記内部電極の重なり合う部分を曲線形にしたことを特
徴としている。
【０００６】
【作用】本発明に係るチップバリスタによれば、内部電
極の重なり部分を円状，又は楕円等の曲線形状にしたの
で、サージ電流を印加した場合、該電流は内部電極の角
部に集中することなく略全面にわたって分散されること
となり、それだけサージ耐量を向上できる。
極の重なり部分を円状，又は楕円等の曲線形状にしたの
で、サージ電流を印加した場合、該電流は内部電極の角
部に集中することなく略全面にわたって分散されること
となり、それだけサージ耐量を向上できる。
【０００７】
【実施例】以下、本発明の実施例を図について説明す
る。図１ないし図３は本発明の一実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例の積層型チップバリスタである。このバリスタ１
は直方体状のもので、ＺｎＯを主成分とする半導体セラ
ミックス層２と、Ａｇ−Ｐｄ合金からなる内部電極３と
を交互に積層するとともに、これの上面，下面にダミー
用セラミックス層６を重ねて一体焼結し、これにより焼
結体４を形成して構成されている。また、上記焼結体４
の左, 右端面４ａ，４ｂにはＡｇ−Ｐｄ合金からなる外
部電極５が被覆形成されている。
る。図１ないし図３は本発明の一実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例の積層型チップバリスタである。このバリスタ１
は直方体状のもので、ＺｎＯを主成分とする半導体セラ
ミックス層２と、Ａｇ−Ｐｄ合金からなる内部電極３と
を交互に積層するとともに、これの上面，下面にダミー
用セラミックス層６を重ねて一体焼結し、これにより焼
結体４を形成して構成されている。また、上記焼結体４
の左, 右端面４ａ，４ｂにはＡｇ−Ｐｄ合金からなる外
部電極５が被覆形成されている。
【０００８】また、上記各内部電極３の一端面３ａは上
記焼結体４の左, 右端面４ａ，４ｂに交互に露出されて
おり、この一端面３ａは上記外部電極５に電気的に接続
されている。さらに上記内部電極３の一端面３ａ以外の
周端面は上記セラミックス層２の内側に位置しており、
これにより焼結体４内に埋設されている。
記焼結体４の左, 右端面４ａ，４ｂに交互に露出されて
おり、この一端面３ａは上記外部電極５に電気的に接続
されている。さらに上記内部電極３の一端面３ａ以外の
周端面は上記セラミックス層２の内側に位置しており、
これにより焼結体４内に埋設されている。
【０００９】そして、上記各内部電極３の他端面３ｂ側
は円弧状に形成されており、これにより各内部電極３の
セラミックス層２を挟んで重なり合う部分Ａは楕円状に
なっている。
は円弧状に形成されており、これにより各内部電極３の
セラミックス層２を挟んで重なり合う部分Ａは楕円状に
なっている。
【００１０】次に本実施例のチップバリスタ１の製造方
法について説明する。まず、ＺｎＯ（97.8mol ％) を主
成分とし、これにＢｉ2Ｏ3(0.5 mol ％) ，ＭｎＯ(0.5m
ol ％),Ｃｏ2 Ｏ3 (0.5mol ％),Ｓｂ2 Ｏ3 (0.7mol ％)
をそれぞれ混合してセラミックス材料を形成する。こ
のセラミックス材料をドクターブレード法により所定厚
さのセラミックスグリーンシートに成形し、該グリーン
シートを矩形状に打ち抜いて多数の半導体セラミックス
層２，及びダミー用セラミックス層６を形成する。
法について説明する。まず、ＺｎＯ（97.8mol ％) を主
成分とし、これにＢｉ2Ｏ3(0.5 mol ％) ，ＭｎＯ(0.5m
ol ％),Ｃｏ2 Ｏ3 (0.5mol ％),Ｓｂ2 Ｏ3 (0.7mol ％)
をそれぞれ混合してセラミックス材料を形成する。こ
のセラミックス材料をドクターブレード法により所定厚
さのセラミックスグリーンシートに成形し、該グリーン
シートを矩形状に打ち抜いて多数の半導体セラミックス
層２，及びダミー用セラミックス層６を形成する。
【００１１】次に、上記各セラミックス層２の上面に、
Ａｇ−Ｐｄ合金からなる電極ペーストをスクリーン印刷
して内部電極３を形成する。この場合、内部電極３の一
端面３のみがセラミックス層２の端縁まで延び、他の周
端面は内側に位置するよう形成するとともに、上記内部
電極３の他端面３ｂ側を円弧状に形成する。
Ａｇ−Ｐｄ合金からなる電極ペーストをスクリーン印刷
して内部電極３を形成する。この場合、内部電極３の一
端面３のみがセラミックス層２の端縁まで延び、他の周
端面は内側に位置するよう形成するとともに、上記内部
電極３の他端面３ｂ側を円弧状に形成する。
【００１２】そして、図３に示すように、上記セラミッ
クス層２と内部電極３とが交互に重なり、かつ各内部電
極３の一端面３ａがセラミックス層２の左, 右端縁に交
互に露出するよう積層し、さらにこれの上面，下面にダ
ミー用セラミックス層６を重ね、これをプレスで加圧，
圧着して積層体を形成する。これにより、上記各内部電
極３の他端面３ｂのセラミックス層２を挟んで重なり合
う部分Ａは楕円状になるとともに、一端面３ａだけが積
層体の左, 右端面に露出することとなる。
クス層２と内部電極３とが交互に重なり、かつ各内部電
極３の一端面３ａがセラミックス層２の左, 右端縁に交
互に露出するよう積層し、さらにこれの上面，下面にダ
ミー用セラミックス層６を重ね、これをプレスで加圧，
圧着して積層体を形成する。これにより、上記各内部電
極３の他端面３ｂのセラミックス層２を挟んで重なり合
う部分Ａは楕円状になるとともに、一端面３ａだけが積
層体の左, 右端面に露出することとなる。
【００１３】次に、上記積層体を高温で加熱焼成し、焼
結体４を得る。次いで、この焼結体４の左, 右端面４
ａ，４ｂにＡｇ−Ｐｄ合金からなる電極ペーストを塗布
した後、焼き付けて外部電極５を形成する。これにより
本実施例のチップバリスタ１が製造される。
結体４を得る。次いで、この焼結体４の左, 右端面４
ａ，４ｂにＡｇ−Ｐｄ合金からなる電極ペーストを塗布
した後、焼き付けて外部電極５を形成する。これにより
本実施例のチップバリスタ１が製造される。
【００１４】このように本実施例によれば、各内部電極
３の他端面３ｂを円弧状に形成し、該他端面３ｂ側のセ
ラミックス層２を挟んで重なり合う部分Ａを楕円状にし
たので、サージ電流を印加した場合の電流の集中を緩和
でき、それだけサージ耐量を向上できる。
３の他端面３ｂを円弧状に形成し、該他端面３ｂ側のセ
ラミックス層２を挟んで重なり合う部分Ａを楕円状にし
たので、サージ電流を印加した場合の電流の集中を緩和
でき、それだけサージ耐量を向上できる。
【００１５】
【表１】
【００１６】表１は、本実施例の効果を確認するために
行った試験結果を示す。この試験は、本実施例で説明し
た製造方法によりチップバリスタを作成し、これのバリ
スタ電圧Ｖ1mA ，非直線係数α，静電容量ｐＦ，及びサ
ージ耐量Ａを測定した。なお、上記サージ耐量は５分間
隔で２回、８／20μsec の衝撃波を印加し、バリスタ電
圧が±10％以上変化しない限界電流値を測定した。ま
た、比較するために、内部電極が矩形状の従来のチップ
バリスタについても同様の試験を行った。同表からも明
らかなように、従来試料の場合は、Ｖ1mA が30.8V,非直
線係数が40, 静電容量が219pF とこれらの各特性では満
足できる値が得られているものの、サージ耐量では100A
と低く、角部に電流が集中している。これに対して本実
施例試料の場合は、Ｖ1mA が31.0V,非直線係数が41, 静
電容量が224pF であり、しかもサージ耐量では150Aと従
来試料に比べて1.5 倍に向上していることがわかる。
行った試験結果を示す。この試験は、本実施例で説明し
た製造方法によりチップバリスタを作成し、これのバリ
スタ電圧Ｖ1mA ，非直線係数α，静電容量ｐＦ，及びサ
ージ耐量Ａを測定した。なお、上記サージ耐量は５分間
隔で２回、８／20μsec の衝撃波を印加し、バリスタ電
圧が±10％以上変化しない限界電流値を測定した。ま
た、比較するために、内部電極が矩形状の従来のチップ
バリスタについても同様の試験を行った。同表からも明
らかなように、従来試料の場合は、Ｖ1mA が30.8V,非直
線係数が40, 静電容量が219pF とこれらの各特性では満
足できる値が得られているものの、サージ耐量では100A
と低く、角部に電流が集中している。これに対して本実
施例試料の場合は、Ｖ1mA が31.0V,非直線係数が41, 静
電容量が224pF であり、しかもサージ耐量では150Aと従
来試料に比べて1.5 倍に向上していることがわかる。
【００１７】
【発明の効果】以上のように本発明に係るチップバリス
タによれば、内部電極３の重なり部分を円，又は楕円状
にしたので、サージ電流を印加した場合の電流の集中を
緩和でき、それだけサージ耐量を向上できる効果があ
る。
タによれば、内部電極３の重なり部分を円，又は楕円状
にしたので、サージ電流を印加した場合の電流の集中を
緩和でき、それだけサージ耐量を向上できる効果があ
る。
【図１】本発明の一実施例によるチップバリスタを説明
するための図である。
するための図である。
【図２】上記実施例のチップバリスタの斜視図である。
【図３】上記実施例のチップバリスタの製造方法を示す
分解斜視図である。
分解斜視図である。
【図４】従来のチップバリスタを示す断面平面図であ
る。
る。
【図５】従来のチップバリスタの分解斜視図である。
１ チップバリスタ ２ 半導体セラミックス層 ３ 内部電極 ３ａ 内部電極の一端面 ４ 焼結体 ５ 外部電極 Ａ 内部電極の重なり部分
Claims (1)
- 【請求項１】 半導体セラミックス層と内部電極とを、
該内部電極がセラミックス層を挟んで重なるよう交互に
積層して一体焼結し、該焼結体の両端面に上記内部電極
の一端面のみが接続される外部電極を形成してなるチッ
プバリスタにおいて、上記内部電極同士の重なり部分を
曲線形状にしたことを特徴とするチップバリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233853A JPH0547511A (ja) | 1991-08-20 | 1991-08-20 | チツプバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233853A JPH0547511A (ja) | 1991-08-20 | 1991-08-20 | チツプバリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547511A true JPH0547511A (ja) | 1993-02-26 |
Family
ID=16961600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233853A Pending JPH0547511A (ja) | 1991-08-20 | 1991-08-20 | チツプバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129416A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 積層セラミックス素子 |
-
1991
- 1991-08-20 JP JP3233853A patent/JPH0547511A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129416A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 積層セラミックス素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990727 |