JPS63255896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63255896A JPS63255896A JP62092208A JP9220887A JPS63255896A JP S63255896 A JPS63255896 A JP S63255896A JP 62092208 A JP62092208 A JP 62092208A JP 9220887 A JP9220887 A JP 9220887A JP S63255896 A JPS63255896 A JP S63255896A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果トラ
ンジスタ）で構成された半導体記憶装置に関し、スタテ
ィック型ＲＡＭ （ランダム・アクセス・メモリ）に有
効な半導体記憶装置に関する。
ンジスタ）で構成された半導体記憶装置に関し、スタテ
ィック型ＲＡＭ （ランダム・アクセス・メモリ）に有
効な半導体記憶装置に関する。
従来、半導体記憶袋Ｗ（以下ＬＳＩメモリと略す）は、
第３図に示すような構成となっている。
第３図に示すような構成となっている。
第３図において、端子Ａｘ−Ａｙ−Ｄｉｎ−Ｄ。
ｕｔ−ＷＥ及び酊ｙば、その外部端子である。なお、第
４図において電源供給端子は省略されている。メモリセ
ルＭＣ１〜４は、そのひとつに具体的回路が示されてい
る。ＸアドレスデコーダＸ−ＤＣＲは、論理ゲート回路
Ｇ１・０２等により構成される。これらの論理ゲート回
路Ｇ１・０２等への入力には、図示しない適当な回路装
置から供給される外部アドレス信号Ａｘが、Ｘアドレス
バッファＸ−ＡＤＢで受信される。ここで加工された内
部相補アドレス信号ａｘＯ〜ａｘｉが、所定の組み合せ
により印加される。ワード線ＷＬＩはＸ−アドレスデコ
ーダＸ−ＤＣＲで選択され、選択時のワード線ＷＬ１は
ＶＣＣレベルに上げられる。
４図において電源供給端子は省略されている。メモリセ
ルＭＣ１〜４は、そのひとつに具体的回路が示されてい
る。ＸアドレスデコーダＸ−ＤＣＲは、論理ゲート回路
Ｇ１・０２等により構成される。これらの論理ゲート回
路Ｇ１・０２等への入力には、図示しない適当な回路装
置から供給される外部アドレス信号Ａｘが、Ｘアドレス
バッファＸ−ＡＤＢで受信される。ここで加工された内
部相補アドレス信号ａｘＯ〜ａｘｉが、所定の組み合せ
により印加される。ワード線ＷＬＩはＸ−アドレスデコ
ーダＸ−ＤＣＲで選択され、選択時のワード線ＷＬ１は
ＶＣＣレベルに上げられる。
他のワード線ＷＬ２についても同様である。
カラムスイッチ回路を構成するＭＯＳＦＥＴＱ５・Ｑ６
及びＱ７・Ｑ８のゲートには、それぞれ、Ｙアドレスデ
コーダＹ−ＤＣＲから選択信号が供給される。このＹア
ドレスデコーダＹ−ＤＣＲは、論理ゲート回路Ｇ３・Ｇ
４等により構成される。これらの論理ゲート回路Ｇ３・
０４等への入力には、図示しない適当な回路装置から供
給される外部アドレス信号Ａｙが、Ｙアドレスバッファ
Ｙ−ＡＤＢで受信される。ここで加工された内部相補ア
ドレス信号ａｙｏ−ａｙｉが、所定の組み合せにより印
加される。
及びＱ７・Ｑ８のゲートには、それぞれ、Ｙアドレスデ
コーダＹ−ＤＣＲから選択信号が供給される。このＹア
ドレスデコーダＹ−ＤＣＲは、論理ゲート回路Ｇ３・Ｇ
４等により構成される。これらの論理ゲート回路Ｇ３・
０４等への入力には、図示しない適当な回路装置から供
給される外部アドレス信号Ａｙが、Ｙアドレスバッファ
Ｙ−ＡＤＢで受信される。ここで加工された内部相補ア
ドレス信号ａｙｏ−ａｙｉが、所定の組み合せにより印
加される。
メモリセルＭＣ１〜ＭＣ４のアレイにおける一対のディ
ジット線ＤＯ・Ｄｏ及びＤｌ・「「は、それぞれディジ
ット線選択のための伝送ゲート用ＭＯＳＦＥＴ Ｃ５
・Ｃ６及びＣ７・Ｃ８から構成されたカラムスイッチ回
路を介して、コモンデータ線ＣＤ、σ丁に接続される。
ジット線ＤＯ・Ｄｏ及びＤｌ・「「は、それぞれディジ
ット線選択のための伝送ゲート用ＭＯＳＦＥＴ Ｃ５
・Ｃ６及びＣ７・Ｃ８から構成されたカラムスイッチ回
路を介して、コモンデータ線ＣＤ、σ丁に接続される。
このコモンデータ線ＣＤ −ＣＤには、読み出し回路Ｄ
ＯＢの入力端子と、書き込み回路ＤＩＢの出力端子とが
接続される。読み出し回路ＤＯＢの出力端子は、データ
出力端子Ｄｏｕｔに読み出し信号を送出し、書き込み回
路ＤＩＢの入力端子には、データ入力端子Ｄｉｎから供
給される書き込みデータ信号が印加される。読み出し回
路ＤＯＢは、センスアンプを含み、データ出力端子Ｄｏ
ｕｔから読み出し信号を送出する。
ＯＢの入力端子と、書き込み回路ＤＩＢの出力端子とが
接続される。読み出し回路ＤＯＢの出力端子は、データ
出力端子Ｄｏｕｔに読み出し信号を送出し、書き込み回
路ＤＩＢの入力端子には、データ入力端子Ｄｉｎから供
給される書き込みデータ信号が印加される。読み出し回
路ＤＯＢは、センスアンプを含み、データ出力端子Ｄｏ
ｕｔから読み出し信号を送出する。
ところが従来の半導体記憶装置は、近年ＬＳＩメモリの
集積度が増大し、ビット数も増え、ＬＳＩメモリのチッ
プ面積の大部分をセルアレイが占めることにより、レイ
アウト面積が増大するという欠点がある。
集積度が増大し、ビット数も増え、ＬＳＩメモリのチッ
プ面積の大部分をセルアレイが占めることにより、レイ
アウト面積が増大するという欠点がある。
上述した従来のスタティック型ＲＡＭの構成に対し、本
発明の目的は、上記欠点を解決するため、書き込み信号
の入力によって活性化信号を発生するコントロール回路
と、前記活性化信号によって制御されるワード線パルス
発生回路と、ディジット線ごとに接続されたデータラッ
チ回路を有するという独創的内容を有する半導体記憶装
置を供給することにある。
発明の目的は、上記欠点を解決するため、書き込み信号
の入力によって活性化信号を発生するコントロール回路
と、前記活性化信号によって制御されるワード線パルス
発生回路と、ディジット線ごとに接続されたデータラッ
チ回路を有するという独創的内容を有する半導体記憶装
置を供給することにある。
本発明の半導体記憶装置は、活性化信号を発生するコン
トロール回路と、前記活性化信号によって制御され読み
出し時と書き込み時で異なったレベルを出力するワード
線パルス発生回路と、ディジット線ごとに接続されたデ
ータラッチ回路とを備えて構成される。
トロール回路と、前記活性化信号によって制御され読み
出し時と書き込み時で異なったレベルを出力するワード
線パルス発生回路と、ディジット線ごとに接続されたデ
ータラッチ回路とを備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は本発明のスタティック型ＲＡＭによる半導体記憶装置
の一実施例の構成を示すブロック図である。この構成に
おいて、第３図に示した従来例と異なる点は、外部端子
Ｔ「がらの書き込み信号の入力によって活性化信号φを
発生するコントロール回路ＣＯＮと、活性化信号φによ
って制御されるワード線パルス発生回路Ｅ１・Ｅ２・・
・と、ディジット線ごとに接続されたデータラッチ回路
Ｃ１・Ｃ２・・・を有している点である。
は本発明のスタティック型ＲＡＭによる半導体記憶装置
の一実施例の構成を示すブロック図である。この構成に
おいて、第３図に示した従来例と異なる点は、外部端子
Ｔ「がらの書き込み信号の入力によって活性化信号φを
発生するコントロール回路ＣＯＮと、活性化信号φによ
って制御されるワード線パルス発生回路Ｅ１・Ｅ２・・
・と、ディジット線ごとに接続されたデータラッチ回路
Ｃ１・Ｃ２・・・を有している点である。
第１図において、端子Ａｘ−Ｄｙ−Ｄｉｎ−Ｄｏｕｔ−
ＷＥ・及びＣＳは、外部端子である。なお、第１図にお
いて、電源供給端子は省略されている。
ＷＥ・及びＣＳは、外部端子である。なお、第１図にお
いて、電源供給端子は省略されている。
メモリセルＭＣ１１〜１４は、そのひとつの具体的回路
が示されており、ゲートとドレインか互いに交差結線さ
れた駆動用ＭＯ８ＦＥＴ Ｑｌｌ・Ｃ１２と、ＭＯＳ
ＦＥＴ Ｑｌｌ・Ｃ１２のドレインと電源電圧ＶＣＣ
との間に設けられた情報保持用ポリ（多結晶）シリコン
層で形成された高抵抗Ｒ１１・Ｒ１２とによって構成さ
れている。そして、ＭＯＳＦＥＴ Ｑｌｌ・Ｃ１２と
、高抵抗Ｒ１１・Ｒ１２との共通接続点と、相補ディジ
ット線ＤＯ・Ｔ丁との間にトランスファゲート用ＭＯ８
ＦＥＴ Ｃ１３・Ｃ１４が配置されている。
が示されており、ゲートとドレインか互いに交差結線さ
れた駆動用ＭＯ８ＦＥＴ Ｑｌｌ・Ｃ１２と、ＭＯＳ
ＦＥＴ Ｑｌｌ・Ｃ１２のドレインと電源電圧ＶＣＣ
との間に設けられた情報保持用ポリ（多結晶）シリコン
層で形成された高抵抗Ｒ１１・Ｒ１２とによって構成さ
れている。そして、ＭＯＳＦＥＴ Ｑｌｌ・Ｃ１２と
、高抵抗Ｒ１１・Ｒ１２との共通接続点と、相補ディジ
ット線ＤＯ・Ｔ丁との間にトランスファゲート用ＭＯ８
ＦＥＴ Ｃ１３・Ｃ１４が配置されている。
また、これらのメモリセルＭＣ１１〜１４は、マトリッ
クス状に配置される。同じワード線ＷＬｉ（ＷＬＩ・Ｗ
Ｌ２・・・）に配置されたメモリセルＭＣ１１・１２・
・・のトランスファゲート用ＭＯ６ＦＥＴ Ｃ１３・
Ｃ１４等のゲートは、それぞれ対応するワード線ＷＬＩ
又はＷＬ２に共通に接続され、同じディジット線Ｄｉ
（ＤＩ・Ｄ２・・・）およびＤ ｉ （Ｄ Ｉ −Ｄ２
・・ｌに配置されたメモリセルＭＣの入出力端子は、そ
れぞれ対応する一対の相補ディジット線Ｄｏ −ＤＯ及
びＤｌ・「ｒに接続されている。
クス状に配置される。同じワード線ＷＬｉ（ＷＬＩ・Ｗ
Ｌ２・・・）に配置されたメモリセルＭＣ１１・１２・
・・のトランスファゲート用ＭＯ６ＦＥＴ Ｃ１３・
Ｃ１４等のゲートは、それぞれ対応するワード線ＷＬＩ
又はＷＬ２に共通に接続され、同じディジット線Ｄｉ
（ＤＩ・Ｄ２・・・）およびＤ ｉ （Ｄ Ｉ −Ｄ２
・・ｌに配置されたメモリセルＭＣの入出力端子は、そ
れぞれ対応する一対の相補ディジット線Ｄｏ −ＤＯ及
びＤｌ・「ｒに接続されている。
第１図においてコントロール回路ＣＯＮは、外部端子Ｔ
「・Ｕｙからの入力信号を受けて、内部制御タイミング
信号を形成する。すなわち、コントロール回路ＣＯＮは
、外部端子Ｔ「からライトイネーブル信号を、外部端子
σＷがらチップ選択信号を受けて、内部イネーブル信号
Ｔ「・活性化信号φ・内部チップセレクト信号−丁など
の内部タイミング信号を形成する。ここで、活性化信号
φは、外部端子Ｔ「からの入力信号によって、コントロ
ール回路ＣＯＮを介して制御される。
「・Ｕｙからの入力信号を受けて、内部制御タイミング
信号を形成する。すなわち、コントロール回路ＣＯＮは
、外部端子Ｔ「からライトイネーブル信号を、外部端子
σＷがらチップ選択信号を受けて、内部イネーブル信号
Ｔ「・活性化信号φ・内部チップセレクト信号−丁など
の内部タイミング信号を形成する。ここで、活性化信号
φは、外部端子Ｔ「からの入力信号によって、コントロ
ール回路ＣＯＮを介して制御される。
第１図において、ＸアドレスデコーダＸ−ＤＣＲは、論
理ゲート回路Ｇ１・０２等により構成される。これらの
論理ゲート回路Ｇ１・０２等の入力には、図示しない適
当な回路装置から供給される外部アドレス信号Ａｘを受
けるＸアドレスバッファＸ−ＡＤＢで加工された内部相
補アドレス信号ａｘ（、−ａｘｉが、所定の組み合せに
より印加される。
理ゲート回路Ｇ１・０２等により構成される。これらの
論理ゲート回路Ｇ１・０２等の入力には、図示しない適
当な回路装置から供給される外部アドレス信号Ａｘを受
けるＸアドレスバッファＸ−ＡＤＢで加工された内部相
補アドレス信号ａｘ（、−ａｘｉが、所定の組み合せに
より印加される。
第１図において、ワード線ＷＬＩは、Ｘアドレスデコー
ダＸ、−Ｄ ＣＲで形成された選択信号を受けるワード
線パルス発生回路Ｅ１によって選択される。ここで、ワ
ード線パルス発生回路Ｅ１は、コントロール回路ＣＯＮ
から発生される活性化信号φにより制御され、読み出し
時はワード線ＷＬ１に（１／ ２ ） Ｖｃｃレベルの
パルスを一定時間だけ発生し、書き込み時はワード線Ｗ
ＬＩにＶＣＣレベルのパルスを一定時間だけ発生する。
ダＸ、−Ｄ ＣＲで形成された選択信号を受けるワード
線パルス発生回路Ｅ１によって選択される。ここで、ワ
ード線パルス発生回路Ｅ１は、コントロール回路ＣＯＮ
から発生される活性化信号φにより制御され、読み出し
時はワード線ＷＬ１に（１／ ２ ） Ｖｃｃレベルの
パルスを一定時間だけ発生し、書き込み時はワード線Ｗ
ＬＩにＶＣＣレベルのパルスを一定時間だけ発生する。
他のワード線ＷＬ２についても同様である。
第１図において、メモリセルアレイにおける一対のディ
ジット線Ｄｏ −ＤｏおよびＤｌ・「丁は、それぞれデ
ィジット線選択のための伝送ゲート用ＭＯ９ＦＥＴ
Ｃ５・Ｃ６及びＣ７・Ｃ８がら構成されたカラムスイッ
チ回路を介して、コモンデータ線ＣＤ −ＣＤに接続さ
れる。このコモンデータ線ＣＤ −ＣＤには、読み出し
回路ＤＯＢの入力端子と書き込み回路ＤＩＢの出力端子
とが接続される。読み出し回路ＤＯＢの出力端子は、デ
ータ出力端子Ｄｏｕｔに読み出し信号を送出し、書き込
み回路ＤＩＢの入力端子には、データ入力端子Ｄｉｎか
ら供給される書き込みデータ信号が印加される。読み出
し回路ＤＯＢは、センスアンプを含み、データ出力端子
Ｄｏｕｔから読み出し信号を送出する。
ジット線Ｄｏ −ＤｏおよびＤｌ・「丁は、それぞれデ
ィジット線選択のための伝送ゲート用ＭＯ９ＦＥＴ
Ｃ５・Ｃ６及びＣ７・Ｃ８がら構成されたカラムスイッ
チ回路を介して、コモンデータ線ＣＤ −ＣＤに接続さ
れる。このコモンデータ線ＣＤ −ＣＤには、読み出し
回路ＤＯＢの入力端子と書き込み回路ＤＩＢの出力端子
とが接続される。読み出し回路ＤＯＢの出力端子は、デ
ータ出力端子Ｄｏｕｔに読み出し信号を送出し、書き込
み回路ＤＩＢの入力端子には、データ入力端子Ｄｉｎか
ら供給される書き込みデータ信号が印加される。読み出
し回路ＤＯＢは、センスアンプを含み、データ出力端子
Ｄｏｕｔから読み出し信号を送出する。
第１図において、カラムスイッチ回路を構成するＭＯＳ
ＦＥＴ Ｃ５・Ｃ６及びＣ７・Ｃ８のゲートには、そ
れぞれＹアドレスデコーダＹ−ＤＣＲから選択信号が供
給される。このＹアドレスデコーダＹ−ＤＣＲは、論理
ゲート回路Ｇ３・０４等により構成される。これらの論
理ゲート回路Ｇ３・Ｇ４等の入力には、図示しない適当
な回路装置から供給される外部アドレス信号Ａｙを受け
るＹアドレスバッファＹ−ＡＤＢで加工された内部相補
アドレス信号ａ３１０〜ａｙｉが、所定の組み合せによ
り印加される。
ＦＥＴ Ｃ５・Ｃ６及びＣ７・Ｃ８のゲートには、そ
れぞれＹアドレスデコーダＹ−ＤＣＲから選択信号が供
給される。このＹアドレスデコーダＹ−ＤＣＲは、論理
ゲート回路Ｇ３・０４等により構成される。これらの論
理ゲート回路Ｇ３・Ｇ４等の入力には、図示しない適当
な回路装置から供給される外部アドレス信号Ａｙを受け
るＹアドレスバッファＹ−ＡＤＢで加工された内部相補
アドレス信号ａ３１０〜ａｙｉが、所定の組み合せによ
り印加される。
また、一対のディジット線Ｄｏ −Ｄｏ及びＤｌ・ＤＩ
にそれぞれ接続されたデータラッチ回路Ｃ１・Ｃ２は、
読み出し時において、選択されたディジット線上に現わ
れたメモリセルからのデータをラッチし、増幅し、書き
込み時において、選択されなディジット線上に現われた
書き込み回路ＤＩＢからのデータをラッチし、選択され
たメモリセルへ書き込みを行なう、さらに、データラッ
チ回路Ｃ１・Ｃ２は、選択されたディジット線以外のデ
ィジット線上に現われたメモリセルＭＣからのデータを
ラッチする。
にそれぞれ接続されたデータラッチ回路Ｃ１・Ｃ２は、
読み出し時において、選択されたディジット線上に現わ
れたメモリセルからのデータをラッチし、増幅し、書き
込み時において、選択されなディジット線上に現われた
書き込み回路ＤＩＢからのデータをラッチし、選択され
たメモリセルへ書き込みを行なう、さらに、データラッ
チ回路Ｃ１・Ｃ２は、選択されたディジット線以外のデ
ィジット線上に現われたメモリセルＭＣからのデータを
ラッチする。
また、特に以上の作動に制限されないが、回路の保護の
ため、各ディジット線と電源電圧ＶＣＣとの間に抵抗負
荷が設けられている。
ため、各ディジット線と電源電圧ＶＣＣとの間に抵抗負
荷が設けられている。
次に、第２図の波形図を参照して、読み出し時において
の動作を説明する。第１図の外部アドレス信号Ａｘによ
って、ワード線パルス発生回路Ｅ１が選択される。ここ
で、ワード線パルス発生回路Ｅ１は、第３図の様な、外
部端子ＷＥからの入力信号（ハイレベル）によってコン
トロール回路ＣＯＮを介して発生された活性化信号φ（
ロウレベル）に従って制御され、ワード線ＷＬ１に（１
／ ２ ） Ｖ ｃｃレベルのパルスを一定時間だけ発
生する。ここで、ワード線ＷＬＩにＶＣＣレベルのパル
スを発生しない理由は、メモリセルのＭＯ３ＦＥＴ
ＱｌｌとＣ１３およびＣ１２とＣ１４とのゲート幅の比
すなわちＷｌｌ／Ｗ１３およびＷ１２／Ｗ１４が従来よ
り小となっているため、メモリセルに保持されたデータ
を破壊させないためである。また、ワード線ＷＬＩに（
１／ ２ ） Ｖｃｃレベルのパルスを一定時間のみ発
生するため、ディジット線上にはわずかな電位差が一定
時間のみ現われる。しかしデータラッチ回路Ｃ１は、そ
の一定時間のわずかな電位差を検知しラッチし、増幅し
て、出力回路ＤＯＢに伝達するので、アクセスのスピー
ドが遅くなることはない、また、他のワード線ＷＬ２に
ついても同様である。
の動作を説明する。第１図の外部アドレス信号Ａｘによ
って、ワード線パルス発生回路Ｅ１が選択される。ここ
で、ワード線パルス発生回路Ｅ１は、第３図の様な、外
部端子ＷＥからの入力信号（ハイレベル）によってコン
トロール回路ＣＯＮを介して発生された活性化信号φ（
ロウレベル）に従って制御され、ワード線ＷＬ１に（１
／ ２ ） Ｖ ｃｃレベルのパルスを一定時間だけ発
生する。ここで、ワード線ＷＬＩにＶＣＣレベルのパル
スを発生しない理由は、メモリセルのＭＯ３ＦＥＴ
ＱｌｌとＣ１３およびＣ１２とＣ１４とのゲート幅の比
すなわちＷｌｌ／Ｗ１３およびＷ１２／Ｗ１４が従来よ
り小となっているため、メモリセルに保持されたデータ
を破壊させないためである。また、ワード線ＷＬＩに（
１／ ２ ） Ｖｃｃレベルのパルスを一定時間のみ発
生するため、ディジット線上にはわずかな電位差が一定
時間のみ現われる。しかしデータラッチ回路Ｃ１は、そ
の一定時間のわずかな電位差を検知しラッチし、増幅し
て、出力回路ＤＯＢに伝達するので、アクセスのスピー
ドが遅くなることはない、また、他のワード線ＷＬ２に
ついても同様である。
次に第３図の波形図を参照して、書き込み時においての
動作を説明する。第１図の外部アドレス信号Ａｘによっ
てワード線パルス発生回路Ｅ１が選択される。ここで、
ワード線パルス発生回路Ｅ１は、第３図の様な外部端子
７丁からの入力信号（ロウレベル）によってコントロー
ル回路ＣＯＮを介して発生された活性化信号φ（ハイレ
、ベル）に従って制御され、ワード線ＷＬＩにＶｏ。レ
ベルの一定時間だけパルスを発生する。ここで、ワード
線ＷＬＩに発生するパルスのレベルを（１／２）ＶＣＣ
レベルにしないのは、ワード線ＷＬＩに発生するパルス
のレベルを（１／ ２ ） Ｖｃｃレベルにすると、書
き込み時間が長くなり、ワード線ＷＬＩがハイ状態中に
書き込みができなくなる可能性があるためである。
動作を説明する。第１図の外部アドレス信号Ａｘによっ
てワード線パルス発生回路Ｅ１が選択される。ここで、
ワード線パルス発生回路Ｅ１は、第３図の様な外部端子
７丁からの入力信号（ロウレベル）によってコントロー
ル回路ＣＯＮを介して発生された活性化信号φ（ハイレ
、ベル）に従って制御され、ワード線ＷＬＩにＶｏ。レ
ベルの一定時間だけパルスを発生する。ここで、ワード
線ＷＬＩに発生するパルスのレベルを（１／２）ＶＣＣ
レベルにしないのは、ワード線ＷＬＩに発生するパルス
のレベルを（１／ ２ ） Ｖｃｃレベルにすると、書
き込み時間が長くなり、ワード線ＷＬＩがハイ状態中に
書き込みができなくなる可能性があるためである。
今、第１図のワード線ＷＬＩが選択されて、ワード線Ｗ
ＬＩにＶＣＣレベルの一定時間のパルスが発生されてい
て、ディジット線ＤＯ・Ｄｏが選択されていて、ワード
線ＷＬＩとディジット線り。
ＬＩにＶＣＣレベルの一定時間のパルスが発生されてい
て、ディジット線ＤＯ・Ｄｏが選択されていて、ワード
線ＷＬＩとディジット線り。
・Ｔ丁の交差する所にあるメモリセルＭＣ１１に書き込
みを行なう場合を考える。ここで、メモリセルＭＣＩＩ
に書き込みを行なうなめに選択されているディジット線
Ｄｏ −Ｄｏ上には、書き込み回路ＤＩＢからのデータ
が現われている。このディジット線ＤＯ・Ｙ丁上に現わ
れたデータは、メモリセルＭＣＩＩに書き込まれると同
時に、データラッチ回路Ｃ１にもデータがラッチされる
。つまり、書き込み回路ＤＩＲ１及びデータラッチ回路
Ｃ１により、メモリセルＭＣＩＩにデータが高速に書き
込まれる。
みを行なう場合を考える。ここで、メモリセルＭＣＩＩ
に書き込みを行なうなめに選択されているディジット線
Ｄｏ −Ｄｏ上には、書き込み回路ＤＩＢからのデータ
が現われている。このディジット線ＤＯ・Ｙ丁上に現わ
れたデータは、メモリセルＭＣＩＩに書き込まれると同
時に、データラッチ回路Ｃ１にもデータがラッチされる
。つまり、書き込み回路ＤＩＲ１及びデータラッチ回路
Ｃ１により、メモリセルＭＣＩＩにデータが高速に書き
込まれる。
ところで書き込み時には、ワード線ＷＬＩにＶＣＣレベ
ルの一定時間のパルスが発生されるので、実際に書き込
みを行なわれないメモリセルＭＣＩ２のデータが破壊さ
れる恐れがある。そこで、ワード線ＷＬＩが、■ｃｃレ
ベルに上がるまでの途中、つまり（１／ ２ ） Ｖｃ
ｃレベルでメモリセルＭＣ１２のデータを、データラッ
チ回路Ｃ２でラッチしワード線ＷＬＩがハイ状態でいる
間、データラッチ回路Ｃ２からメモリセルＭＣ１２へ随
時ラッチされたデータを書き込むことで、ワード線ＷＬ
ＩにＶＣＣレベルのパルスが発生しても、メモリセルＭ
Ｃ１２のデータを破壊しないですませることができる。
ルの一定時間のパルスが発生されるので、実際に書き込
みを行なわれないメモリセルＭＣＩ２のデータが破壊さ
れる恐れがある。そこで、ワード線ＷＬＩが、■ｃｃレ
ベルに上がるまでの途中、つまり（１／ ２ ） Ｖｃ
ｃレベルでメモリセルＭＣ１２のデータを、データラッ
チ回路Ｃ２でラッチしワード線ＷＬＩがハイ状態でいる
間、データラッチ回路Ｃ２からメモリセルＭＣ１２へ随
時ラッチされたデータを書き込むことで、ワード線ＷＬ
ＩにＶＣＣレベルのパルスが発生しても、メモリセルＭ
Ｃ１２のデータを破壊しないですませることができる。
以上説明した様に本発明は、メモリセルのトランスファ
ゲート用ＭＯ３ＦＥＴのゲート幅とメモリセルの駆動用
ＭＯ３ＦＥＴのゲート幅との比を従来より小さくするこ
とにより、メモリセルの面積を小さくすることができた
ので、ＬＳＩメモリのチップ面積の大部分を占めるメモ
リセルアレイの面積を従来の１／２〜１／３にでき、Ｌ
ＳＩメモリのチップ面積を２０〜３０％小さくすること
ができるという効果がある。
ゲート用ＭＯ３ＦＥＴのゲート幅とメモリセルの駆動用
ＭＯ３ＦＥＴのゲート幅との比を従来より小さくするこ
とにより、メモリセルの面積を小さくすることができた
ので、ＬＳＩメモリのチップ面積の大部分を占めるメモ
リセルアレイの面積を従来の１／２〜１／３にでき、Ｌ
ＳＩメモリのチップ面積を２０〜３０％小さくすること
ができるという効果がある。
第１図は本発明のスタティック型ＲＡＭによる半導体記
憶装置の一実施例の構成を示すブロック図、第２図は第
１図に示す本発明の一実施例の動作タイミングを示す図
表、第３図は従来の技術によるスタティック型ＲＡＭに
よる半導体記憶装置の一例の構成図である。 ＣＯＮ・・・コントロール回路、Ｅｌ・Ｅ２・・・ワー
ド線パルス発生回路、Ｃ１・Ｃ２・・・データラッチ回
路、Ｘ−ＡＤＢ・・・Ｘアドレスバッファ、Ｙ−ＡＤＢ
・・・Ｙアドレスバッファ、Ｘ−ＤＣＲ・・・Ｘアドレ
スデコーダ、Ｙ−ＤＣＲ・・・Ｙアドレスデコーダ、Ｍ
Ｃ１１〜１４・・・メモリセル、ＤＩＢ・・・書き込み
回路、ＤＯＢ・・・読み出し回路。
憶装置の一実施例の構成を示すブロック図、第２図は第
１図に示す本発明の一実施例の動作タイミングを示す図
表、第３図は従来の技術によるスタティック型ＲＡＭに
よる半導体記憶装置の一例の構成図である。 ＣＯＮ・・・コントロール回路、Ｅｌ・Ｅ２・・・ワー
ド線パルス発生回路、Ｃ１・Ｃ２・・・データラッチ回
路、Ｘ−ＡＤＢ・・・Ｘアドレスバッファ、Ｙ−ＡＤＢ
・・・Ｙアドレスバッファ、Ｘ−ＤＣＲ・・・Ｘアドレ
スデコーダ、Ｙ−ＤＣＲ・・・Ｙアドレスデコーダ、Ｍ
Ｃ１１〜１４・・・メモリセル、ＤＩＢ・・・書き込み
回路、ＤＯＢ・・・読み出し回路。
Claims (1)
- 半導体記憶装置において、活性化信号を発生するコント
ロール回路と、前記活性化信号によって制御され読み出
し時と書き込み時で異なったレベルを出力するワード線
パルス発生回路と、ディジット線ごとに接続されたデー
タラッチ回路とを具備することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092208A JPS63255896A (ja) | 1987-04-14 | 1987-04-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092208A JPS63255896A (ja) | 1987-04-14 | 1987-04-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255896A true JPS63255896A (ja) | 1988-10-24 |
Family
ID=14048027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092208A Pending JPS63255896A (ja) | 1987-04-14 | 1987-04-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170793A (ja) * | 1990-11-02 | 1992-06-18 | Nec Corp | メモリ内蔵集積回路 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
-
1987
- 1987-04-14 JP JP62092208A patent/JPS63255896A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170793A (ja) * | 1990-11-02 | 1992-06-18 | Nec Corp | メモリ内蔵集積回路 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
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