JPH0547774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0547774A JPH0547774A JP3198183A JP19818391A JPH0547774A JP H0547774 A JPH0547774 A JP H0547774A JP 3198183 A JP3198183 A JP 3198183A JP 19818391 A JP19818391 A JP 19818391A JP H0547774 A JPH0547774 A JP H0547774A
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Abstract
(57)【要約】 （修正有）
【目的】 BPT の内部ベースに影響を与えることなくベ
ース抵抗を小さくできるリンクベースの形成方法を含む
BPT 製造方法を提供する。 【構成】 ｎ型Siエピタキシャル層２上に素子領域４と
フィールドSiO2膜を形成３し,全面に, ドープトポリSi
膜層５と更にその上にCVD SiO2膜層６を形成し, 該ドー
プトポリSi膜層とその上にCVD SiO2膜層を通りｎ型Siエ
ピタキシャル表面に達する溝７を開口する。次に該溝に
よって露出されたｎ型Siエピタキシャル表面上にSi酸化
膜８を形成する, 該溝の側壁とCVD SiO2膜層をマスクと
してｎ型Siエピタキシャル層へp 型不純物斜めイオン注
入を行い, リンクベース９を形成する。次に該溝の側壁
にSiO2膜より成るサイドウォールを形成し該溝よりSiエ
ピタキシャル層へ, p 型不純物イオン注入を行い, 内部
ベース層を形成する。更に該内部ベース層表面を覆って
ポリSi膜を堆積し，これにn 型不純物をイオン注入して
後, 熱処理によりエミッタを形成すると同時に外部ベー
スを形成する。
ース抵抗を小さくできるリンクベースの形成方法を含む
BPT 製造方法を提供する。 【構成】 ｎ型Siエピタキシャル層２上に素子領域４と
フィールドSiO2膜を形成３し,全面に, ドープトポリSi
膜層５と更にその上にCVD SiO2膜層６を形成し, 該ドー
プトポリSi膜層とその上にCVD SiO2膜層を通りｎ型Siエ
ピタキシャル表面に達する溝７を開口する。次に該溝に
よって露出されたｎ型Siエピタキシャル表面上にSi酸化
膜８を形成する, 該溝の側壁とCVD SiO2膜層をマスクと
してｎ型Siエピタキシャル層へp 型不純物斜めイオン注
入を行い, リンクベース９を形成する。次に該溝の側壁
にSiO2膜より成るサイドウォールを形成し該溝よりSiエ
ピタキシャル層へ, p 型不純物イオン注入を行い, 内部
ベース層を形成する。更に該内部ベース層表面を覆って
ポリSi膜を堆積し，これにn 型不純物をイオン注入して
後, 熱処理によりエミッタを形成すると同時に外部ベー
スを形成する。
Description
【０００１】
【産業上の利用分野】本発明は，バイポーラトランジス
タ(BPT) の製造方法，特に低抵抗ベースを持つBPT 製造
方法の改良に関する。
タ(BPT) の製造方法，特に低抵抗ベースを持つBPT 製造
方法の改良に関する。
【０００２】近年, BPT の高速化に伴って, BPT のベー
ス抵抗を低減する必要があり, そのためにBPT の内部ベ
ースと外部ベースを接続するリンクベースの付設が脚光
を浴びてきている。そこで, 他のBPT 特性に影響を与え
ることなしに, しかも安定してできるリンク形成方法が
強く望まれている。
ス抵抗を低減する必要があり, そのためにBPT の内部ベ
ースと外部ベースを接続するリンクベースの付設が脚光
を浴びてきている。そこで, 他のBPT 特性に影響を与え
ることなしに, しかも安定してできるリンク形成方法が
強く望まれている。
【０００３】
【従来の技術】図3 は従来のBPT リンクベースの製造工
程を説明する図である。図3(a)において, 51はp 型Si基
板, 52はn 型エピタキシャル層, 53はフィールド酸化
膜, 55はドープトポリSi膜, 56はポリSi膜55に形成され
た開口, 57は開口56よりイオン注入して形成されたp型
層で一部分は後にリンクベースとなる。
程を説明する図である。図3(a)において, 51はp 型Si基
板, 52はn 型エピタキシャル層, 53はフィールド酸化
膜, 55はドープトポリSi膜, 56はポリSi膜55に形成され
た開口, 57は開口56よりイオン注入して形成されたp型
層で一部分は後にリンクベースとなる。
【０００４】図3(b)は, 図3(a)におけるp 型層57及びポ
リSi膜55の上にCVD SiO2膜を形成した後, RIE(Reactive
Ion Etching) により開口60とサイドウォール58を形成
する。この開口60より, p 型層57へイオン注入すること
によってp 型内部ベース59が形成される。p 型層57の残
りの領域はリンクベース61となる。このようにして従来
リンクベースは形成されていた。
リSi膜55の上にCVD SiO2膜を形成した後, RIE(Reactive
Ion Etching) により開口60とサイドウォール58を形成
する。この開口60より, p 型層57へイオン注入すること
によってp 型内部ベース59が形成される。p 型層57の残
りの領域はリンクベース61となる。このようにして従来
リンクベースは形成されていた。
【０００５】又, 後のエミッタイオン注入後のアニーリ
ング( エミッタアニーリング) 工程においてp 型外部ベ
ース54が形成される。
ング( エミッタアニーリング) 工程においてp 型外部ベ
ース54が形成される。
【０００６】
【発明が解決しようとする課題】しかし, 上記のよう
に, 従来の方法では, 内部ベース59におけるp 型不純物
濃度と, リンクベース61におけるp 型不純物濃度をそれ
ぞれ独立して制御することはできない。即ち, BPT 特性
上, 内部ベースにおけるp型不純物濃度には制限が生じ
るから，リンクベースのp 型不純物濃度を極端に高くす
ることはできない。
に, 従来の方法では, 内部ベース59におけるp 型不純物
濃度と, リンクベース61におけるp 型不純物濃度をそれ
ぞれ独立して制御することはできない。即ち, BPT 特性
上, 内部ベースにおけるp型不純物濃度には制限が生じ
るから，リンクベースのp 型不純物濃度を極端に高くす
ることはできない。
【０００７】従って, 従来の方法によっては，ベース抵
抗を無制限に小さくすることは原理的に不可能であっ
た。そこで, 本発明はBPT の内部ベースに影響を与える
ことなくベース抵抗を小さくできるリンクベースの形成
方法を含むBPT 製造方法を提供することを目的とする。
抗を無制限に小さくすることは原理的に不可能であっ
た。そこで, 本発明はBPT の内部ベースに影響を与える
ことなくベース抵抗を小さくできるリンクベースの形成
方法を含むBPT 製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題は，ｎ型Siエピ
タキシャル層上に素子領域とフィールドSiO2膜を形成
し, 全面に, ポリSi膜層（ノンドープトポリSi膜層の必
要な部分にはイオン注入等の手段によりドーピングを行
う）と，更にその上にCVD SiO2膜層を形成する工程と,
該ポリSi膜層とその上にCVD SiO2膜層を通りｎ型Siエピ
タキシャル表面に達する溝を開口する工程と, 該溝によ
って露出されたｎ型Siエピタキシャル表面上にSi酸化膜
を形成する工程と, 該溝の側壁とCVD SiO2膜層をマスク
としてｎ型Siエピタキシャル層へp 型不純物斜めイオン
注入を行い, リンクベースを形成する工程と, 該溝の側
壁にSiO2膜より成るサイドウォールを形成する工程と,
該溝よりSiエピタキシャル層へ垂直に, p 型不純物イオ
ン注入を行い, 内部ベース層を形成する工程と, 該内部
ベース層表面を覆ってポリSi膜を堆積し，これにn 型不
純物をイオン注入して後, 熱処理によりエミッタを形成
すると同時に外部ベースを形成する工程を有する製造方
法によって解決される。
タキシャル層上に素子領域とフィールドSiO2膜を形成
し, 全面に, ポリSi膜層（ノンドープトポリSi膜層の必
要な部分にはイオン注入等の手段によりドーピングを行
う）と，更にその上にCVD SiO2膜層を形成する工程と,
該ポリSi膜層とその上にCVD SiO2膜層を通りｎ型Siエピ
タキシャル表面に達する溝を開口する工程と, 該溝によ
って露出されたｎ型Siエピタキシャル表面上にSi酸化膜
を形成する工程と, 該溝の側壁とCVD SiO2膜層をマスク
としてｎ型Siエピタキシャル層へp 型不純物斜めイオン
注入を行い, リンクベースを形成する工程と, 該溝の側
壁にSiO2膜より成るサイドウォールを形成する工程と,
該溝よりSiエピタキシャル層へ垂直に, p 型不純物イオ
ン注入を行い, 内部ベース層を形成する工程と, 該内部
ベース層表面を覆ってポリSi膜を堆積し，これにn 型不
純物をイオン注入して後, 熱処理によりエミッタを形成
すると同時に外部ベースを形成する工程を有する製造方
法によって解決される。
【０００９】
【作用】本発明におけるリンクベースの形成方法は，先
ずエピタキシャル層へ，外部ベースに隣接するように斜
め方向から選択的に高濃度のイオン注入を行ってリンク
ベース領域を形成する。その後，エピタキシャル層へ，
リンクベース形成の場合よりは低濃度のイオン注入を行
って, リンクベースに隣接する内部ベースを形成する。
従って内部ベースの不純物濃度は最適濃度を設定するこ
とができると同時に, リンクベースの不純物濃度は最高
の濃度にすることができる。即ち, 内部ベースに影響す
ることなくリンクベースを形成できるから, ベース抵抗
を十分に低減することができる。
ずエピタキシャル層へ，外部ベースに隣接するように斜
め方向から選択的に高濃度のイオン注入を行ってリンク
ベース領域を形成する。その後，エピタキシャル層へ，
リンクベース形成の場合よりは低濃度のイオン注入を行
って, リンクベースに隣接する内部ベースを形成する。
従って内部ベースの不純物濃度は最適濃度を設定するこ
とができると同時に, リンクベースの不純物濃度は最高
の濃度にすることができる。即ち, 内部ベースに影響す
ることなくリンクベースを形成できるから, ベース抵抗
を十分に低減することができる。
【００１０】
【実施例】本発明の実施例について以下に図を参照しな
がら説明する。図1, 2は本発明の方法によりnpn 型BPT
を製造する各工程を説明する模式図である。
がら説明する。図1, 2は本発明の方法によりnpn 型BPT
を製造する各工程を説明する模式図である。
【００１１】図1(a)に示されるように, Si基板1 上に成
長した比抵抗が0.3 Ωcm, 厚さ約1.2 μm のn 型エピタ
キシャル層2 上に形成された素子領域4 とフィールド酸
化膜(SiO2 膜)3 の全面に厚さ約300nm のポリSi膜5 を
堆積し, これに不純物を導入する。不純物の導入は例え
ばボロン(B) をエネルギーが約25KeV, ドーズ量が約10
14cm-2程度のイオン注入によって行う。次いでポリSi膜
5 の上に厚さ約500nmのCVDSiO2膜6 を形成する。
長した比抵抗が0.3 Ωcm, 厚さ約1.2 μm のn 型エピタ
キシャル層2 上に形成された素子領域4 とフィールド酸
化膜(SiO2 膜)3 の全面に厚さ約300nm のポリSi膜5 を
堆積し, これに不純物を導入する。不純物の導入は例え
ばボロン(B) をエネルギーが約25KeV, ドーズ量が約10
14cm-2程度のイオン注入によって行う。次いでポリSi膜
5 の上に厚さ約500nmのCVDSiO2膜6 を形成する。
【００１２】図1(b)に示されるように, RIE(ReactiveIo
n Etching)により, 内部ベースになる領域に相当して,
CVD SiO2膜6 とポリSi膜5 を通り, エピタキシャル層2
に達する開口部７を形成し，次いで, 熱酸化法により,
厚さ約20nmの熱酸化膜8 を開口部7 に露出したエピタキ
シャル層2 の表面及びポリSi膜5 表面に形成する。
n Etching)により, 内部ベースになる領域に相当して,
CVD SiO2膜6 とポリSi膜5 を通り, エピタキシャル層2
に達する開口部７を形成し，次いで, 熱酸化法により,
厚さ約20nmの熱酸化膜8 を開口部7 に露出したエピタキ
シャル層2 の表面及びポリSi膜5 表面に形成する。
【００１３】図1(c)に示されるように, CVD SiO2 膜6
とポリSi膜5 をマスクとして, 熱酸化膜8 を通し, 開口
部7 底面のエピタキシャル層2 の周辺部9 へ, ボロン
(B)を斜めイオン注入し, リンクベース9 を形成する。
イオン注入の条件は, エネルギーが10乃至20KeV で, ド
ーズ量は1013cm-2程度である。B のイオン注入の入射角
は, 開口部のアスペクト比及びサイドウォールの膜厚に
関係しているが, 本実施例の場合30°程度である。又,
本実施例における開口部は縦3.0 μm , 横0.8 μm の長
方形である。この場合, B のイオン注入は, 開口部の縦
の周辺部にのみ行ってリンクベース9 を形成し, 横の周
辺部には行わないが, ベース抵抗低減化の目的は十分に
達せられる。
とポリSi膜5 をマスクとして, 熱酸化膜8 を通し, 開口
部7 底面のエピタキシャル層2 の周辺部9 へ, ボロン
(B)を斜めイオン注入し, リンクベース9 を形成する。
イオン注入の条件は, エネルギーが10乃至20KeV で, ド
ーズ量は1013cm-2程度である。B のイオン注入の入射角
は, 開口部のアスペクト比及びサイドウォールの膜厚に
関係しているが, 本実施例の場合30°程度である。又,
本実施例における開口部は縦3.0 μm , 横0.8 μm の長
方形である。この場合, B のイオン注入は, 開口部の縦
の周辺部にのみ行ってリンクベース9 を形成し, 横の周
辺部には行わないが, ベース抵抗低減化の目的は十分に
達せられる。
【００１４】図2(d)に示されるように, 開口部7 を埋め
て全面に, 厚さ300 乃至400nm のCVD SiO2膜10を堆積す
る。図2(e)に示されるように, RIE によりCVD SiO2膜10
をエッチングして, 開口部7 にサイドウォール11を形成
する。その後, 開口部7 よりエピタキシャル層2 に対し
て垂直な方向からB をイオン注入し, 内部ベース12を形
成する。イオン注入の条件は, B の場合, エネルギーが
10KeV, ドーズ量が3x1013cm-2 で, BF2 の場合, エネ
ルギーが20KeV, ドーズ量が3x1013cm-2 である。
て全面に, 厚さ300 乃至400nm のCVD SiO2膜10を堆積す
る。図2(e)に示されるように, RIE によりCVD SiO2膜10
をエッチングして, 開口部7 にサイドウォール11を形成
する。その後, 開口部7 よりエピタキシャル層2 に対し
て垂直な方向からB をイオン注入し, 内部ベース12を形
成する。イオン注入の条件は, B の場合, エネルギーが
10KeV, ドーズ量が3x1013cm-2 で, BF2 の場合, エネ
ルギーが20KeV, ドーズ量が3x1013cm-2 である。
【００１５】図2(e)に示されるように, 開校部7 を埋め
て全面に厚さ100nm のポリSi膜13を堆積し, 砒素(As)を
エネルギーが40KeV,ドーズ量が1x1016cm-2 の条件によ
りエミッタイオン注入を行う。その後, 1100°C で20乃
至30秒のエミッタアニーリングを行って, エミッタ14を
形成する。このエミッタアニーリングの過程において,
ポリSi膜5 にドープされているB がエピタキシャル層2
へ拡散し, 外部ベース15が形成される。
て全面に厚さ100nm のポリSi膜13を堆積し, 砒素(As)を
エネルギーが40KeV,ドーズ量が1x1016cm-2 の条件によ
りエミッタイオン注入を行う。その後, 1100°C で20乃
至30秒のエミッタアニーリングを行って, エミッタ14を
形成する。このエミッタアニーリングの過程において,
ポリSi膜5 にドープされているB がエピタキシャル層2
へ拡散し, 外部ベース15が形成される。
【００１６】この後, ポリSi膜13を介してエミッタ配線
18, ポリSi膜5 を介してベース配線19, コレクタ16に接
続するコレクタ引きだし部17にコレクタ配線20をそれぞ
れ形成してnpn 型BPT が完成する。
18, ポリSi膜5 を介してベース配線19, コレクタ16に接
続するコレクタ引きだし部17にコレクタ配線20をそれぞ
れ形成してnpn 型BPT が完成する。
【００１７】
【発明の効果】本発明により，BPT の内部ベースに影響
を与えることなくベース抵抗を小さくできるリンクベー
スの形成方法が提供される。その結果，本発明はBPT の
高速化と高信頼化に寄与するところが大きい。
を与えることなくベース抵抗を小さくできるリンクベー
スの形成方法が提供される。その結果，本発明はBPT の
高速化と高信頼化に寄与するところが大きい。
【図１】 本発明の実施例を説明する図（その１）
【図２】 本発明の実施例を説明する図（その２）
【図３】 従来例の説明図
1, 51 Si 基板 2, 52 エタキシャル層 3, 53 フィールド酸化膜(SiO2 膜) 4 素子領域 5, 13, 55 ポリSi膜 6, 10 CVD SiO2膜 7, 56, 60 開口部 8 熱酸化膜 9, 61 リンクベース 11, 58 サイドウォール 12, 59 内部ベース 14 エミッタ 15, 54 外部ベース 16 コレクタ 17 コレクタ引きだし部 18 エミッタ配線 19 ベース配線 20 コレクタ配線 57 一部分がリンクベースとなるp 型層
Claims (1)
- 【請求項１】 第１の導電型Siエピタキシャル層上に素
子領域とフィールド酸化膜を形成し, 全面に, 第１のポ
リSi膜層と更にその上に第１のSi酸化膜層を形成する工
程と, 該素子領域に該第１のSi酸化膜層とその下の第１
のポリSi膜層を通り, 該第１の導電型Siエピタキシャル
層表面に達する開口部を形成して後，ベースイオン注入
及びエミッタイオン注入工程を有するバイポーラトラン
ジスタの製造方法において， 該開口部によって露出された該第１の導電型Siエピタキ
シャル表面に第２のSi酸化膜を形成する工程と, 該開口部の側壁と第１のSi酸化膜層をマスクとして，該
第１の導電型Siエピタキシャル層へ斜め方向より第２の
導電型不純物イオン注入を行い，リンクベースを形成す
る工程と, 該開口部の側壁に第３のSi酸化膜より成るサイドウォー
ルを形成する工程と, 該開口部よりSiエピタキシャル層へ垂直に第２の導電型
不純物イオン注入を行い，内部ベース層を形成する工程
と, 該内部ベース層表面を覆って第２のポリSi膜を堆積し，
これに第１の導電型不純物をイオン注入して後, 熱処理
によりエミッタを形成すると同時に, 外部ベースを形成
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198183A JPH0547774A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198183A JPH0547774A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547774A true JPH0547774A (ja) | 1993-02-26 |
Family
ID=16386863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198183A Withdrawn JPH0547774A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547774A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404039B1 (en) | 1998-06-26 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with intrinsic base diffusion layer, extrinsic base diffusion layer, and common base diffusion |
| GB2419230A (en) * | 2004-10-14 | 2006-04-19 | X Fab Semiconductor Foundries | Method of reducing the base resistance of bipolar transistors |
-
1991
- 1991-08-08 JP JP3198183A patent/JPH0547774A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404039B1 (en) | 1998-06-26 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with intrinsic base diffusion layer, extrinsic base diffusion layer, and common base diffusion |
| GB2419230A (en) * | 2004-10-14 | 2006-04-19 | X Fab Semiconductor Foundries | Method of reducing the base resistance of bipolar transistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |