JPS5987856A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5987856A JPS5987856A JP57197121A JP19712182A JPS5987856A JP S5987856 A JPS5987856 A JP S5987856A JP 57197121 A JP57197121 A JP 57197121A JP 19712182 A JP19712182 A JP 19712182A JP S5987856 A JPS5987856 A JP S5987856A
- Authority
- JP
- Japan
- Prior art keywords
- dose
- diffusion
- oxide film
- region
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しくは浅い接
合の形成方法に係る。
合の形成方法に係る。
半導体デバイスの高集積化，高速化を達成するための技
術の一つとして浅い接合形成技術が挙げられる。
術の一つとして浅い接合形成技術が挙げられる。
接合を形成するために不純物としてＰを用いた場合、Ｐ
は拡散係数が太きいため浅い接合を゛制御よく形成する
ことには困Ｍを伴う。そこで、一般に不純物として拡散
係数が／Ｊ＼さ〈、がっ固溶度の高いＡｓをドープする
ことによって浅い接合が形成されている。しかし、Ａｓ
の拡散は欠陥、ストレスの存在に敏感であシ、例えば、
選択酸化技術によシ厚い酸化膜を半導体基板中に強制的
に埋設した場合、厚い酸化膜と半導体基板との界面に発
生する欠陥等に沿ってＡｓが異常拡散を起こし、バイポ
ーラ型トランジスタにおいてはエミッターコレクタ短絡
が生じる恐れがある。
は拡散係数が太きいため浅い接合を゛制御よく形成する
ことには困Ｍを伴う。そこで、一般に不純物として拡散
係数が／Ｊ＼さ〈、がっ固溶度の高いＡｓをドープする
ことによって浅い接合が形成されている。しかし、Ａｓ
の拡散は欠陥、ストレスの存在に敏感であシ、例えば、
選択酸化技術によシ厚い酸化膜を半導体基板中に強制的
に埋設した場合、厚い酸化膜と半導体基板との界面に発
生する欠陥等に沿ってＡｓが異常拡散を起こし、バイポ
ーラ型トランジスタにおいてはエミッターコレクタ短絡
が生じる恐れがある。
また、半導体基板上にＣＶＤ法によ、９ｐ及びＡｓを含
む多結晶半導体層を堆積し、この多結晶半導体層を拡散
源として半導体基板中へＰ及びＡ８を同時拡散するとい
う方法を採用すれば、両者の原子半径の違いによりｐの
拡散時に発生する欠陥を抑制するとともにＰの拡散長を
抑制できることが知られている。しかし、この方法では
多結晶半導体層中のＡｓ濃夏を制御することが困難であ
り、接合深さの均一な浅い接合を制御よく形成すること
は困難である。
む多結晶半導体層を堆積し、この多結晶半導体層を拡散
源として半導体基板中へＰ及びＡ８を同時拡散するとい
う方法を採用すれば、両者の原子半径の違いによりｐの
拡散時に発生する欠陥を抑制するとともにＰの拡散長を
抑制できることが知られている。しかし、この方法では
多結晶半導体層中のＡｓ濃夏を制御することが困難であ
り、接合深さの均一な浅い接合を制御よく形成すること
は困難である。
本発明は上記事情に鑑みてなされたものでおり、不純物
の拡散に伴う欠陥の発生を抑制するとともに制御よく浅
い接合を形成し、高速化。
の拡散に伴う欠陥の発生を抑制するとともに制御よく浅
い接合を形成し、高速化。
高集積化を達成し得る半導体装置の製造方法を提供しよ
うとするものである。
うとするものである。
半導体基体に多結晶半導体層からＰ及びＡｓを拡散させ
る際、多結晶半導体層に含まれるＰ及びＡｓが厳密に規
定されていれば浅い接合を制御よく形成することができ
ると考えられる。そのためには、多結晶半導体層にＰ＋
及びＡｓ＋をイオン注入法によってドープすれば、イオ
ン注入法は物理的に不純物をドープする方法であるため
多結晶半導体層中の不純物置を制御できる〇そこで、本
発明者はＰ型シリコン基板上に厚さ約０．２μｍのノン
ルーブト多結晶シリコン層を形成し、戸を１０１５〜１
０１６ｍ−２のドーズ量で−Ａｓ＋を１０１１〜１０１
５ｉ２のドーズ量で二重イオン注入した後、９００℃で
熱拡散した時のＮ＋ｆｊ１不純物領域の接合深さを調べ
、浅い接合を形成し得る戸及びＡｓ＋のドーズ量につい
て検討した。
る際、多結晶半導体層に含まれるＰ及びＡｓが厳密に規
定されていれば浅い接合を制御よく形成することができ
ると考えられる。そのためには、多結晶半導体層にＰ＋
及びＡｓ＋をイオン注入法によってドープすれば、イオ
ン注入法は物理的に不純物をドープする方法であるため
多結晶半導体層中の不純物置を制御できる〇そこで、本
発明者はＰ型シリコン基板上に厚さ約０．２μｍのノン
ルーブト多結晶シリコン層を形成し、戸を１０１５〜１
０１６ｍ−２のドーズ量で−Ａｓ＋を１０１１〜１０１
５ｉ２のドーズ量で二重イオン注入した後、９００℃で
熱拡散した時のＮ＋ｆｊ１不純物領域の接合深さを調べ
、浅い接合を形成し得る戸及びＡｓ＋のドーズ量につい
て検討した。
第１図にＰ＋及びＡｓ＋を二重イオン注入して熱拡散し
た場合の拡散長を、上記二重イオン注入の際のＰ＋のド
ーズ量を同ドーズ量の戸のみをイオン注入して熱拡散し
た場合の拡散長で規格化した接合深さとＡ８＋ ドーズ
量との関係をビドーズ量をパラメータとして示す。
た場合の拡散長を、上記二重イオン注入の際のＰ＋のド
ーズ量を同ドーズ量の戸のみをイオン注入して熱拡散し
た場合の拡散長で規格化した接合深さとＡ８＋ ドーズ
量との関係をビドーズ量をパラメータとして示す。
本発明の半導体装置の製造方法は第１図を評価した結果
に基づいてなされたものであシ、半導体基体表面に該基
体を電気的に分離するための絶縁膜を形成し、少なくと
も前記絶縁膜によシ分離された半導体基体の領域を覆う
ように多結晶半導体層を形成した後、該多結晶半導体層
にＰ＋を１０１５ｃｒｎ−２を超えて１０ ” ｃｍ−
２未満のドーズ量で、Ａｓ（’ｚ １０１２ｃｍ−２を
超えてｌ Ｑ” ｃｍ−２未満のドーズ量で夫々イオン
注入し、更に該多結晶半導体層を拡散源としてＰ及び八
８を熱拡散させることにより不純物の拡散に伴う欠陥の
発生を抑制するとともに制御よく浅い接合を形成するこ
とができる。
に基づいてなされたものであシ、半導体基体表面に該基
体を電気的に分離するための絶縁膜を形成し、少なくと
も前記絶縁膜によシ分離された半導体基体の領域を覆う
ように多結晶半導体層を形成した後、該多結晶半導体層
にＰ＋を１０１５ｃｒｎ−２を超えて１０ ” ｃｍ−
２未満のドーズ量で、Ａｓ（’ｚ １０１２ｃｍ−２を
超えてｌ Ｑ” ｃｍ−２未満のドーズ量で夫々イオン
注入し、更に該多結晶半導体層を拡散源としてＰ及び八
８を熱拡散させることにより不純物の拡散に伴う欠陥の
発生を抑制するとともに制御よく浅い接合を形成するこ
とができる。
本発明においてＰ＋のドーズ量を１０１５ｃｒ＋＋−２
を超えて１０１６ｃｒｎ−２未満としたのは、１０１５
ｃｒｎ−２以下では・、一般に用いられているベース領
域の不純物濃度１０１８ｃｒｎ−３に対して、エミッタ
領域の不純物濃度がＩＱ１９ｃｎ＋−３程度となシュミ
ッタ電流増巾率を決める要因の一つであるエミッタとベ
ース領域の不純物濃度の比が１０程度以下に低下し、ト
ランジスタの性能を著しく悪化させる〉から１であ’ｊ
） 、１０” ｃｍ−２以上では戸のみをイオン注入し
た場合とほぼ゛同一の拡散長となシ、浅い接合を形成す
ることができないためである。また、Ａｆｉ＋のドーズ
量ｆ Ｉ Ｑ １２ｃｍ−２を超えてＩ Ｑ ’、’
ｃｍ−２未満としたのは、この範囲を逸脱すると、Ｐ＋
のみをイオン注入した場合とほぼ同一の拡散長とな仄浅
い接合を形成することができないためである。
を超えて１０１６ｃｒｎ−２未満としたのは、１０１５
ｃｒｎ−２以下では・、一般に用いられているベース領
域の不純物濃度１０１８ｃｒｎ−３に対して、エミッタ
領域の不純物濃度がＩＱ１９ｃｎ＋−３程度となシュミ
ッタ電流増巾率を決める要因の一つであるエミッタとベ
ース領域の不純物濃度の比が１０程度以下に低下し、ト
ランジスタの性能を著しく悪化させる〉から１であ’ｊ
） 、１０” ｃｍ−２以上では戸のみをイオン注入し
た場合とほぼ゛同一の拡散長となシ、浅い接合を形成す
ることができないためである。また、Ａｆｉ＋のドーズ
量ｆ Ｉ Ｑ １２ｃｍ−２を超えてＩ Ｑ ’、’
ｃｍ−２未満としたのは、この範囲を逸脱すると、Ｐ＋
のみをイオン注入した場合とほぼ同一の拡散長とな仄浅
い接合を形成することができないためである。
また、Ｐ＋及びＡ８＋のドーズ量が上記範囲であれば、
Ｐの拡散に特有な転位はみられない。
Ｐの拡散に特有な転位はみられない。
〔発明の実施例〕
以下、本発明方法をバイポーラトランジスタのエミッタ
形成に適用した実施例を第２図（、）〜（、）を参照し
て説明する。
形成に適用した実施例を第２図（、）〜（、）を参照し
て説明する。
まず、比抵抗１０〜２０Ω・副のＰ−型シリコン基板１
に部分的にρ８＝２０〜２５ル勺のＮ＋型埋込み領域２
を形成した後、気相成長法によシ比抵抗０．２〜０．４
０・錆、厚さ１．２μｍのＮ型エピタキシャル層（コレ
クタ領域）３を方位成長させた。
に部分的にρ８＝２０〜２５ル勺のＮ＋型埋込み領域２
を形成した後、気相成長法によシ比抵抗０．２〜０．４
０・錆、厚さ１．２μｍのＮ型エピタキシャル層（コレ
クタ領域）３を方位成長させた。
次に、前記基板１上に図示しない厚さ５００Ｘのバッフ
ァ酸化膜パターン及び厚さ０．１μｍ のシリコン屋化
膜パターンを形成し、このシリコン窒化膜パターンをマ
スクとして前記Ｎ型エピタキシャル層（コレクタ領域）
３を０．７５Ｍエツチング除去した。つづいて、選択酸
化法によシ厚さ１．５μｍの分離酸化膜４を形成した後
、前記シリコン窒化膜及びバッファ酸化膜を順次エツチ
ング除去しｆｃ（第２図（、）図示）。
ァ酸化膜パターン及び厚さ０．１μｍ のシリコン屋化
膜パターンを形成し、このシリコン窒化膜パターンをマ
スクとして前記Ｎ型エピタキシャル層（コレクタ領域）
３を０．７５Ｍエツチング除去した。つづいて、選択酸
化法によシ厚さ１．５μｍの分離酸化膜４を形成した後
、前記シリコン窒化膜及びバッファ酸化膜を順次エツチ
ング除去しｆｃ（第２図（、）図示）。
次いで、前記Ｎ型エピタキシャル層（コレクタ領域）３
表面に厚さ０．２μｍの熱酸化膜５を形成した後、図示
しないホトレジストパターンをマスクとしてＢ＋を加速
エネルギー８０ ｋｅＶ、 ドーズ量１×１０ ｃｒ
ｎ の条件でイオン注入した。
表面に厚さ０．２μｍの熱酸化膜５を形成した後、図示
しないホトレジストパターンをマスクとしてＢ＋を加速
エネルギー８０ ｋｅＶ、 ドーズ量１×１０ ｃｒ
ｎ の条件でイオン注入した。
つづいて、前記ホトレジストパターンを除去した後、Ｎ
２雰囲気中、１０００℃で６０分間熱処理することによ
ってρ５＝６００４／口、ｘｊ＝０．４μｍのＰ型ベー
ス領域６を形成した（第２図（ｂ）図示）。
２雰囲気中、１０００℃で６０分間熱処理することによ
ってρ５＝６００４／口、ｘｊ＝０．４μｍのＰ型ベー
ス領域６を形成した（第２図（ｂ）図示）。
次いで、前記熱酸化膜５のエミッタ領域形成予定部及び
コレクタコンタクト領域形成予定部に対応する部分を選
択的にエツチング除去して開孔７１，７２を形成した。
コレクタコンタクト領域形成予定部に対応する部分を選
択的にエツチング除去して開孔７１，７２を形成した。
つづいて、ＬＰＣｖＤ法によシ全面に厚さ０，２μｍの
ノンドープト多結晶シリコン層８を堆積した後、Ｐ＋を
加速エネルギー３ Ｑ ｋｅＶ、 ドーズ量５ＸＬＯ
ｃｒｎ の条件で、またＡ８＋を加速エネルギー６０ｋ
ｅＶ、 ドーズ量５ Ｘ １０１３ｃｍ−２の条件で
夫々イオン注入した（第２図（ｃ）図示）。
ノンドープト多結晶シリコン層８を堆積した後、Ｐ＋を
加速エネルギー３ Ｑ ｋｅＶ、 ドーズ量５ＸＬＯ
ｃｒｎ の条件で、またＡ８＋を加速エネルギー６０ｋ
ｅＶ、 ドーズ量５ Ｘ １０１３ｃｍ−２の条件で
夫々イオン注入した（第２図（ｃ）図示）。
次いで、前記多結晶シリコン層８を拡散源として０２雰
囲気中、９００℃で６０分間熱拡散することによってρ
、＝６０１０、ｘｊ ＝０．１４μｍのＮ＋＋エミッタ
領域９及びＮ＋ ｍコレクタコンタクト領域１０を形成
した。因みに、Ｐ＋のみを加速エネルギー３ Ｑ ｋｅ
Ｖ ％ ドーズ量５ｘ１０ ｃｒｎの条件でイオン
注入し、熱拡散を行った場合、ρ８＝６０Ω／口、Ｘｊ
＝０．２６ＡＴ１となる。つづいて、熱拡散時に多結晶
シリコン層８表面に形成された酸化膜を除去した後、こ
の多結晶シリコン層８をパターニングして前記Ｎ＋型型
窩ミッタ領域及びＮ＋＋コレクタコンタクト領域１０上
にのみ多結晶シリコンパターン１１１ｐＨｚｋ残存させ
た（第２図（ｄ）図示）。
囲気中、９００℃で６０分間熱拡散することによってρ
、＝６０１０、ｘｊ ＝０．１４μｍのＮ＋＋エミッタ
領域９及びＮ＋ ｍコレクタコンタクト領域１０を形成
した。因みに、Ｐ＋のみを加速エネルギー３ Ｑ ｋｅ
Ｖ ％ ドーズ量５ｘ１０ ｃｒｎの条件でイオン
注入し、熱拡散を行った場合、ρ８＝６０Ω／口、Ｘｊ
＝０．２６ＡＴ１となる。つづいて、熱拡散時に多結晶
シリコン層８表面に形成された酸化膜を除去した後、こ
の多結晶シリコン層８をパターニングして前記Ｎ＋型型
窩ミッタ領域及びＮ＋＋コレクタコンタクト領域１０上
にのみ多結晶シリコンパターン１１１ｐＨｚｋ残存させ
た（第２図（ｄ）図示）。
次いで、前記Ｐ型ベース領域６上の熱酸化膜５の一部を
選択的にエツチング除去して開孔１２を形成した。つづ
いて、全面に厚さ１．０μｍのＡｔ−Ｓｉ膜を堆椎した
後、バターニングしてエミッタ電極１３、ベース電極１
４及びコレクタ電極１５を形成し、ＮＰＮバイポーラト
ランジスタを製造した（第２図（、）図示）。得られた
ＮＰＮバイポーラトランジスタにおいて、ｈ、８＝５．
０、ＶＣＥＯ＝ １２ Ｖ、■ｏ、。＝２０ＶＸｖ９Ｂ
。−６Ｖであった。
選択的にエツチング除去して開孔１２を形成した。つづ
いて、全面に厚さ１．０μｍのＡｔ−Ｓｉ膜を堆椎した
後、バターニングしてエミッタ電極１３、ベース電極１
４及びコレクタ電極１５を形成し、ＮＰＮバイポーラト
ランジスタを製造した（第２図（、）図示）。得られた
ＮＰＮバイポーラトランジスタにおいて、ｈ、８＝５．
０、ＶＣＥＯ＝ １２ Ｖ、■ｏ、。＝２０ＶＸｖ９Ｂ
。−６Ｖであった。
しかして、本発明方法によれは、戸及びＡｇ＋のイオン
注入のドーズ量を規定することによって、多結晶シリコ
ン層８中のＰ及びＡｌ１の量を厳密に規定することがで
き、この多結晶シリコン層８を拡散源としてＰ及びＡｇ
ｅ同時に拡散すれば浅いエミッタ接合を精密に制御して
形成することができる。例えば、Ｐ＋のドーズ量５×１
０ ｃｒｎｌＡ−のドーズ量２ Ｘ １０１３ｃｍ−２
でイオン注入を行なった場合、拡散長１４０Ｘの接合を
均一性よく得ることができた。こうした極めて浅い接合
は従来の方法では制御よく形成することが困難である。
注入のドーズ量を規定することによって、多結晶シリコ
ン層８中のＰ及びＡｌ１の量を厳密に規定することがで
き、この多結晶シリコン層８を拡散源としてＰ及びＡｇ
ｅ同時に拡散すれば浅いエミッタ接合を精密に制御して
形成することができる。例えば、Ｐ＋のドーズ量５×１
０ ｃｒｎｌＡ−のドーズ量２ Ｘ １０１３ｃｍ−２
でイオン注入を行なった場合、拡散長１４０Ｘの接合を
均一性よく得ることができた。こうした極めて浅い接合
は従来の方法では制御よく形成することが困難である。
このように浅い接合形成により、エミッタシリーズ抵抗
を低減できるため得られたバイポーラトランジスタは高
速動作を達成することかできる。
を低減できるため得られたバイポーラトランジスタは高
速動作を達成することかできる。
また、ＰとＡｓ、とを同時に拡散させると拡散に伴う結
晶欠陥を抑制でき、Ａｓの異常拡散は生じにくり、エミ
ッタ・コレクタ短絡は生じにくい。
晶欠陥を抑制でき、Ａｓの異常拡散は生じにくり、エミ
ッタ・コレクタ短絡は生じにくい。
このため、トランジスタの良品確罠は０．９９９９９と
なシ、従来の方法によシエミッタを形成した場合の良品
確率０．９９９９４と比較して大幅に向上するので、バ
イポーラトランジスタを高集積化することができる。
なシ、従来の方法によシエミッタを形成した場合の良品
確率０．９９９９４と比較して大幅に向上するので、バ
イポーラトランジスタを高集積化することができる。
更に、多結晶シリコンパターン１１８．１１□の存在は
、配線メタルが浅い接合に触れ接合不良となるのを防ぐ
のに有効であることは言うまでもない。
、配線メタルが浅い接合に触れ接合不良となるのを防ぐ
のに有効であることは言うまでもない。
なお、本発明方法はバイポーラトランジスタだけでな（
ＭＯＳ ）ランリスタの製造にも同様に適用できる。本
発明方法をＭＯＳ ）ランリスタのソース、ドレイン形
成に適用した場合を第３図を参照して説明する。
ＭＯＳ ）ランリスタの製造にも同様に適用できる。本
発明方法をＭＯＳ ）ランリスタのソース、ドレイン形
成に適用した場合を第３図を参照して説明する。
まず、Ｐ−型シリコン基板２１に選択酸化法によシ厚い
フィールド酸化膜２２を埋設する。次に、素子形成領域
に薄い熱酸化膜を形成した後、全面に多結晶シリコン膜
を堆積する。つづいて、該多結晶シリコン膜をバターニ
ングしてゲート電極２３を形成した後、該ゲート電極２
３をマスクとして前記薄い熱酸化膜をエツチング除去し
てゲート酸化膜２４を形成する。つづいて、熱酸化処理
を施して、ゲート電極２３周囲で厚く、基板２１表面で
薄い熱酸化膜を形成した後、基板２１表面の薄い熱酸化
膜のみをエツチング除去し、ゲート電極２３周囲に熱酸
化膜２５を残存させる。つづいて、全面にノンドープト
多結晶シリコン層を堆積した後、Ｐ＋及びＡａ＋を本発
明方法の範囲内のドーズ童でイオン注入する。
フィールド酸化膜２２を埋設する。次に、素子形成領域
に薄い熱酸化膜を形成した後、全面に多結晶シリコン膜
を堆積する。つづいて、該多結晶シリコン膜をバターニ
ングしてゲート電極２３を形成した後、該ゲート電極２
３をマスクとして前記薄い熱酸化膜をエツチング除去し
てゲート酸化膜２４を形成する。つづいて、熱酸化処理
を施して、ゲート電極２３周囲で厚く、基板２１表面で
薄い熱酸化膜を形成した後、基板２１表面の薄い熱酸化
膜のみをエツチング除去し、ゲート電極２３周囲に熱酸
化膜２５を残存させる。つづいて、全面にノンドープト
多結晶シリコン層を堆積した後、Ｐ＋及びＡａ＋を本発
明方法の範囲内のドーズ童でイオン注入する。
つついて、前記多結晶シリコン層を拡散源としてＰ及び
Ａｓを熱拡散させ、Ｎ＋型ソース、ドレイン領域２６．
２７を形成する。つづいて、前記多結晶シリコン層をバ
ターニングしてＮ＋型ソース、ドレイン領域２６．２７
上にのみ多結晶シリコンパターン２８を残存させた後、
全面にＡｔ−８ｉ膜を堆積し、これをバターニングして
ソース電極２９及びドレイン電極３０を形成する（第３
図図示）。
Ａｓを熱拡散させ、Ｎ＋型ソース、ドレイン領域２６．
２７を形成する。つづいて、前記多結晶シリコン層をバ
ターニングしてＮ＋型ソース、ドレイン領域２６．２７
上にのみ多結晶シリコンパターン２８を残存させた後、
全面にＡｔ−８ｉ膜を堆積し、これをバターニングして
ソース電極２９及びドレイン電極３０を形成する（第３
図図示）。
しかして、本発明方法によれば、接合深さの浅いＮ＋型
ンース、ドレイン領域２６．２７を形成することができ
るため、チャネル長がほぼゲート電極２３の幅によって
決定され、高速高集積ＭＯＳデバイスを得ることができ
る。
ンース、ドレイン領域２６．２７を形成することができ
るため、チャネル長がほぼゲート電極２３の幅によって
決定され、高速高集積ＭＯＳデバイスを得ることができ
る。
以上詳述した如く本発明によれば、不純物の拡散に伴う
欠陥の発生を抑制するとともに制御よく浅い接合を形成
し、高速化、高集積化を達成し得る半導体装置の製造方
法を提供できるものである。
欠陥の発生を抑制するとともに制御よく浅い接合を形成
し、高速化、高集積化を達成し得る半導体装置の製造方
法を提供できるものである。
第１図はＰ及び八８の二重イオン注入による接合の深さ
を示す線図、第２図（ａ）〜（、）は本発明の実施例に
おけるＮＰＮバイポーラトランジスタの製造工程を示す
断面図、第３図は本発明の他の実施例において製造され
たＭＯＳ ）ランリスタの断面図である。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込み領
域、３・・・Ｈｚエピタキシャル層（コレクタ領域）、
４・・・分離酸化膜、５・・・熱酸化膜、６・・・Ｐ型
ベース領域、７１１７２・・・開孔、８・・・多結晶シ
リコン層、９・・・Ｎ＋型エミッタ領域、１０・・・Ｎ
＋型コレクタコンタクト領域、１１１．１１２・・・多
結晶シリコンパターン、１２・・・’ｆＡ孔、１３・・
・エミッタ電極、１４・・・ベース電極、１５・・・コ
レクタ電極、２１・・・Ｐ−型シリコン基１１ｉ、２２
・・・フィールド酸ドレイン領域、２９・・・ソース電
極、３０・・・ドレイン電極。
を示す線図、第２図（ａ）〜（、）は本発明の実施例に
おけるＮＰＮバイポーラトランジスタの製造工程を示す
断面図、第３図は本発明の他の実施例において製造され
たＭＯＳ ）ランリスタの断面図である。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込み領
域、３・・・Ｈｚエピタキシャル層（コレクタ領域）、
４・・・分離酸化膜、５・・・熱酸化膜、６・・・Ｐ型
ベース領域、７１１７２・・・開孔、８・・・多結晶シ
リコン層、９・・・Ｎ＋型エミッタ領域、１０・・・Ｎ
＋型コレクタコンタクト領域、１１１．１１２・・・多
結晶シリコンパターン、１２・・・’ｆＡ孔、１３・・
・エミッタ電極、１４・・・ベース電極、１５・・・コ
レクタ電極、２１・・・Ｐ−型シリコン基１１ｉ、２２
・・・フィールド酸ドレイン領域、２９・・・ソース電
極、３０・・・ドレイン電極。
Claims (3)
- （１）半導体基体表面に該基体を電気的に分離するため
の絶縁膜を形成する工程と、少なくとも前記絶縁膜によ
シ分離された半導体基体の領域を覆うように多結晶半導
体層を形成する工程と、該多結晶半導体層にＰ＋を１
０ １５ｃｍ−２を超えて１０１６ｃｒｎ−２未満のド
ーズ量で、ＡＢ＋を１０１２ｃｒｎ−２ を超えて１
０ ｃｍ 未満のドーズ量で夫々イオン注入する工
程と、該多結晶半導体層を拡散源としてＰ及びＡｓを熱
拡散させ、前記基体に一導電型の不純物領域を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - （２）一導電型の不純物領域がバイポーラトランジスタ
のエミッタ領域であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （３） 一導電型の不純物領域がＭＯＳ ｝ランリス
タのソース，ドレイン領域であることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197121A JPS5987856A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197121A JPS5987856A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987856A true JPS5987856A (ja) | 1984-05-21 |
Family
ID=16369078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197121A Pending JPS5987856A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177513A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置の製造方法 |
-
1982
- 1982-11-10 JP JP57197121A patent/JPS5987856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177513A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0133540B1 (ko) | 섈로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법 | |
| JPH08321511A (ja) | 垂直型バイポーラトランジスタの製造方法 | |
| US5686322A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| JPH0226032A (ja) | 半導体装置の製造方法 | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| JPH05283520A (ja) | 半導体装置の製造方法 | |
| JPS5987856A (ja) | 半導体装置の製造方法 | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| KR100497221B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPH0695521B2 (ja) | バイポ−ラトランジスタの製造方法 | |
| KR100346822B1 (ko) | 저항소자 및 트랜지스터를 포함하는 반도체 장치 형성방법 | |
| JP2847773B2 (ja) | 半導体装置の製造方法 | |
| JPH02309646A (ja) | 半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPS60137072A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH0547774A (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH0485936A (ja) | 半導体装置の製造方法 | |
| JPH04176129A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05145025A (ja) | 半導体装置の製造方法 | |
| JPH04297039A (ja) | 半導体素子の製造方法 | |
| JPH02253654A (ja) | 半導体装置の製造方法 |