JPH0547808A - 集積回路の電源雑音抑制構造 - Google Patents

集積回路の電源雑音抑制構造

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JPH0547808A
JPH0547808A JP4042677A JP4267792A JPH0547808A JP H0547808 A JPH0547808 A JP H0547808A JP 4042677 A JP4042677 A JP 4042677A JP 4267792 A JP4267792 A JP 4267792A JP H0547808 A JPH0547808 A JP H0547808A
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integrated circuit
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lead frame
power
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JP4042677A
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Byoung Yun Kim
キム ビヨン−ユン
Yong-Bo Park
パク ヨン−ボ
Deok-Min Lee
リー ドク−ミン
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Abstract

(57)【要約】 【目的】動作時に電源線に誘起される雑音を抑制するこ
とができる集積回路の構造を提供する。 【構成】半導体基板１０の裏面と基板１０が載置される
リードフレーム１４との間に誘電膜１２を設けて、大容
量のキャパシタンスを形成する。そして、基板１０に印
加される電源とは反対の極性を有する電極をリードフレ
ーム１４に連結して、チップの電源電極間にデカップリ
ングキャパシターＣB を形成するようにして成る。この
ような構造により、デカップリングキャパシターＣB か
らチップ電源線に直接電荷が供給されるようになるの
で、電源電圧が安定し、雑音を抑制できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の高速
動作時に電源線によって誘起される雑音を抑制する集積
回路の構造に関するものである。
【０００２】
【従来の技術】集積回路は連続した電荷の充電と放電に
よって動作し、電源電極の電荷供給能力や受容能力の範
囲内で集積回路の充、放電が行なわれる。急な回路動作
は電源電極からの電荷の高速移動を意味し、これにより
電荷を失った電源電極に供給源からの再充電が迅速に行
われなければ、電源電極の電圧水準は低くなる。反面、
電荷を獲得した電源電極の再電荷移動が迅速に行われな
ければ、電源電極の電圧水準は高くなる。この動作によ
り発生する電源雑音は、周辺回路の配線容量、インダク
タンス、抵抗等にしたがって敏感に変化し、メモリーの
ような集積回路の誤動作を発生させたり、高速動作を妨
害したりする。
【０００３】図３は一般的な電源線の配線図である。同
図より分かるように、電源線は幹線から複数の支線に分
けられ、これに沿って各回路部に電荷が供給されるよう
になっている。この場合、特定回路部から発生した電源
雑音をその該当支線に埋設されたキャパシターによって
一次濾過することにより、幹線に電源雑音が波及するの
を抑制し、他の支線への影響を減少させている。
【０００４】
【発明が解決しようとする課題】しかし、このようにな
った集積回路では、その高速動作により、チップ内部に
配置された各回路が電源雑音を同時に多発させた場合、
電源幹線に大きな雑音を発生させてしまう。さらに、幹
線で発生した雑音は逆に、各支線に雑音を供給する雑音
源になってしまう。
【０００５】そこで、電源雑音を濾過するために基板の
上面にキャパシターを形成する方法が提案された。しか
し、基板上には内部回路も形成されるので、この方法で
はキャパシターを配置する場所が不足するという問題点
があった。その上、集積回路の設計時では意図されてい
なかった信号の結合によって誤動作が発生するという憂
慮もあった。
【０００６】以上の点に鑑み本発明では、各電源支線か
ら幹線に誘起される電源雑音を効果的に受容して、幹線
から各支線への電源雑音の逆波及現象を防止できる集積
回路の提供を目的とする。或いは、電源雑音を濾過する
ためのキャパシターを配置する場所に制約を受けること
がなく、さらに、混信の心配なく安全に電源雑音を減少
させることができる集積回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】以上のような目的を達成
するために、回路が形成された基板の裏面に高誘電率を
有する薄膜を被覆することにより、基板が配置されるリ
ードフレームと基板との間に大容量のキャパシタンスを
形成し、そして、基板に印加される電源とは反対の極性
を持つ電極にリードフレームを連結するようにした。
【０００８】
【作用】このようにすることで、チップの電源電極間に
デカップリング(decoupling)キャパシターを形成でき、
電源雑音の抑制が可能となる。
【０００９】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明に係る集積回路の斜視図であ
る。図示のように、各種回路が形成された半導体基板１
０の裏面とリードフレーム１４との間に高誘電率の薄膜
（誘電膜）１２が形成されて大容量のキャパシタンスを
成している。そして、基板１０に印加される電源とは反
対の極性を持つ電極をリードフレーム１４に連結するこ
とにより、チップの電源電極間にデカップリングキャパ
シターＣB が形成される。
【００１０】その製造方法をより詳細に説明すると次の
ようである。各種半導体素子が形成されたウェハの上面
に金属層の平坦化用としてＢＰＳＧ膜を形成した後、パ
ッケージングのためにウェハの裏面を研磨する。その次
に、ウェハの裏面に低圧化学気相蒸着法（ＬＰＣＶＤ
法）によって、窒化膜を４０Å〜２０００Åの厚さで堆
積させる。そして、ＢＰＳＧ膜をリフローさせながらこ
のときのリフロー温度を利用して裏面にＯＮＯ(Oxide-N
itride-Oxide) 膜を形成する。ここで、これら窒化膜と
酸化膜の誘電率は各々７．５、３．９程度である。その
後、ウェハの上面に金属配線、パッシベーション膜形成
等の工程を実施して前工程を完了した後、ダイシングを
行ってウェハを個々のチップに切断し、得られたチップ
をリードフレームにダイボンディングする。
【００１１】図２に図１の集積回路の等価回路を示す。
同図において、電源電極３１と基板１０の裏面との間に
自然的に存在する数十ＭΩ程度の固有抵抗１８と、固有
抵抗１８を介して電源電極３１に連結された基板裏面の
電極３２とリードフレーム１４の電極３４との間に形成
された誘電膜１２から成る裏面キャパシター１６（デカ
ップリングキャパシターＣB ）と、基板１０の上面に形
成された回路１５上の電源電極３１と接地電極３３との
間に形成される接合キャパシタンス、配線キャパシタン
ス、ゲートキャパシタンスを包含するキャパシター２０
と、キャパシター２０と電源電極３１または接地電極３
３との間に存在する抵抗２２と、電源端子と電源電極３
１との連結に用いられるボンディングワイヤによる第１
インダクタンス２４と、電極３４（リードフレーム１
４）と接地電極３３との連結に用いられるボンディング
ワイヤによる第２インダクタンス２６と、を示す。
【００１２】第１インダクタ２４は既に広く知られてい
るように、電荷量の増加を抑制する性質があるので、集
積回路で瞬間的に必要な電荷が電源端子から供給されな
いように防止する役割をする。そのため、集積回路はや
むをえず内部電源線に蓄積されたものから電荷を引いて
使用する。しかし、内部電源線の蓄積容量が充分でない
と電源電極３１は急激に低電圧になり、チップの動作を
不安定にする。そこで、本発明に係る裏面キャパシター
１６が、自分の備蓄した電荷を内部電源線に直接供給
し、安定した電源電圧水準を維持可能にして集積回路の
瞬間的な電源雑音を除去する。
【００１３】このとき、裏面キャパシター１６に蓄積さ
れる電荷量ｑは次式のようになる。 ｑ＝ｃ・ｖ＝（ε・Ｓ）／ｄｘｖ この式から、誘電膜１２の面積（Ｓ）が広い程、また、
厚さ（ｄ）が小さい程、そして誘電率（ε）が大い程、
多くの電荷量を備蓄することができ、チップの動作をよ
り安定化できることが分かる。
【００１４】本発明の実施例においてはｎ形基板につい
て説明したが、本発明をｐ形基板に適用することもでき
る。この場合、電極３２が接地電極に、電極３４が電源
電極になるようにすれば、実施例と同様に接地電極と電
源電極との間に大容量のキャパシタンスを形成すること
ができる。
【００１５】また、本発明の実施例においては基板の裏
面にキャパシターを形成する場合についてのみ説明した
が、これに限らず、基板の裏面に他の電気的素子を成す
薄膜を形成することによっても本発明と同様の効果を得
ることが可能である。例えば、薄膜を高抵抗物質で形成
して抵抗としたり、薄膜を基板とは異なる導電形の物質
としてダイオードを形成したりしてもよい。
【００１６】
【発明の効果】以上述べてきたように本発明は、各種回
路が形成された基板の裏面に誘電膜を形成して、リード
フレームと基板との間に大容量キャパシタンスを成すよ
うにした結果、電荷供給が安定して電源雑音を抑制する
ことが可能となった。また、基板裏面にキャパシターを
形成するようになっているので、キャパシターの容量調
節が自由となり、外部環境を考慮したチップの内部電源
設計が容易となる利点もある。さらに、電源雑音抑制の
ために基板の上面にキャパシターを別途に設置する必要
がないので、集積回路の設計面積を減少できる効果もあ
る。
【図面の簡単な説明】
【図１】本発明に係る電源雑音抑制構造をもった集積回
路の斜視図。
【図２】図１の集積回路の等価回路図。
【図３】一般的な電源電線の配線図。
【符号の説明】
１０ 半導体基板 １２ 誘電膜 １４ リードフレーム ＣB デカップリングキャパシター
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン−ボ パク 大韓民国 キヨンギ−ド スウオン−シテ イ クウオンスン−グ メタン−ドン 196−43 (72)発明者 ドク−ミン リー 大韓民国 チユンチヨンブク−ド チヨン ジユ−シテイゲシン−ドン ヒユンデ ア パート 103−304

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 回路が形成された半導体基板の裏面とこ
    の半導体基板が載置されるリードフレームとの間に誘電
    膜を設け、半導体基板−誘電膜−リードフレームにより
    キャパシターを形成するようにしたことを特徴とする集
    積回路の電源雑音抑制構造。
  2. 【請求項２】 リードフレームが、半導体基板に印加さ
    れる電源とは反対の極性を有する請求項１記載の集積回
    路の電源雑音抑制構造。
  3. 【請求項３】 回路が形成された半導体基板の裏面とこ
    の半導体基板が載置されるリードフレームとの間に、薄
    膜の電気的素子を設けたことを特徴とする集積回路の電
    源雑音抑制構造。
JP4042677A 1991-08-19 1992-02-28 集積回路の電源雑音抑制構造 Pending JPH0547808A (ja)

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KR14266/1991 1991-08-19
KR1019910014266A KR930005334A (ko) 1991-08-19 1991-08-19 전원 잡음 억제를 위한 집적회로

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JP4042677A Pending JPH0547808A (ja) 1991-08-19 1992-02-28 集積回路の電源雑音抑制構造

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FR (1) FR2680602A1 (ja)
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KR930005334A (ko) 1993-03-23
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