JPH0547829A - 半導体装置 - Google Patents

半導体装置

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JPH0547829A
JPH0547829A JP3205315A JP20531591A JPH0547829A JP H0547829 A JPH0547829 A JP H0547829A JP 3205315 A JP3205315 A JP 3205315A JP 20531591 A JP20531591 A JP 20531591A JP H0547829 A JPH0547829 A JP H0547829A
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semiconductor
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Toshiya Uchida
敏也 内田
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Abstract

(57)【要約】 【目的】リードと半導体チップ上のバンプとをワイヤー
ボンディングにより接続する構造の半導体装置に関し、
入出力パッドからの外部接続の自由度を高めてＬＯＣ構
造における回路評価試験に影響を与えず、同時に、ＺＩ
Ｐにおけるリードやボンディングワイヤーの間隔を緩和
するとともに、入出力パッドからリードに到る経路の抵
抗を低減することを目的とする。 【構成】半導体集積回路２、12を一面側に形成した半導
体チップ１と、前記半導体集積回路２に繋がり、かつ前
記半導体チップ１を厚み方向に貫通して両面に表出され
る入出力パッド３と、ワイヤー７を介して前記入出力パ
ッド３の表出面の一方又は他方に接続される複数のリー
ド６とを含み構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、リードと半導体チップ上のバンプとをワイ
ヤーにより接続する構造の半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路はますます高集積化さ
れ、チップの大型化が進んでいる。これにともない、配
線長が増加し、アクセスの高速化が困難になっている。
【０００３】これは、集積回路の外部入出力パッドが回
路の周辺に位置し、パッドから回路までの距離が長いこ
と、信号の流れが良くないことに起因している。この対
策として、図６に示すように、半導体チップ６１の中央
部に入出力パッド６２を配置する構造のＬＯＣ（Lead O
n Chip）が提案され、高速化、高集積化を図っている。
図において、セラミック製のダイス６３の上には半導体
集積回路６４を形成した半導体チップ６１が取付けら
れ、また、ダイス６３の周縁に沿って取付けられる複数
のリード６５は、半導体チップ６１上面の中央に形成さ
れた入出力パッド６２にボンディングワイヤー６６を介
して接続されている。
【０００４】一方、プリント基板上における半導体装置
の実装密度を高くするために、図７に示すようなＺＩＰ
(Zig-Zag In-line package）と呼ばれるパッケージが利
用されている。このＺＩＰは、半導体チップ７１の一面
に形成された入出力パッド７２に接続されるリード７３
を一列に並べてこれらをジグザグに曲げる構造となって
いる。なお、符号７４は、半導体チップ７１を封止する
樹脂パッケージを示している。
【０００５】
【発明が解決しようとする課題】しかし、前者のＬＯＣ
構造の装置によれば、入出力パッド６２に接続されるボ
ンディングワイヤー６６が半導体集積回路６４上に配線
されているために、回路の誤動作等の初期不良を発見す
る表面からの試験の際にボンディングワイヤー６６が邪
魔になるといった不都合がある。しかも、リード６５を
入出力パッド６２に近づけることができないために、ボ
ンディングワイヤー６６が長くなって抵抗が増加すると
いった問題もある。
【０００６】また、後者のＺＩＰを用いた装置において
は、リード７３やボンディングワイヤー７５の間隔が厳
しくなり、高集積化に支障をきたすばかりでなく、その
幅の狭小化によって抵抗やインダクタンスが増加すると
いった問題がある。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、入出力パッドからの外部接続の自由度を
高めてＬＯＣ構造における回路評価試験に影響を与え
ず、同時に、ＺＩＰにおけるリードやボンディングワイ
ヤーの間隔を緩和するとともに、入出力パッドからリー
ドに到る経路の抵抗を低減できる半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、半導体集積回路２、12を一面側に
形成した半導体チップ１、11と、前記半導体集積回路
２、12に繋がり、かつ前記半導体チップ１、11を厚み方
向に貫通して両面に表出される入出力パッド３，13と、
前記入出力パッド３，13の表出面の一方又は他方にワイ
ヤー７，17を介して接続される複数のリード６，16とを
有することを特徴とする半導体装置により達成する。
【０００９】または、図１に例示するように、前記入出
力パッド３が前記半導体チップ１の中央領域に形成さ
れ、かつ、前記半導体集積回路２と反対側の面に表出し
た前記入出力パッド３に前記リード６が接続されている
ことを特徴とする前記第１の半導体装置によって達成す
る。
【００１０】または、図２、３に例示するように、前記
入出力パッド13が前記半導体チップ11の周縁近傍に形成
され、前記リード17が前記入出力パッド13の側方におい
て厚さ方向に相対向して２列に配置され、しかも、複数
の前記入出力パッド13は、一面側と他面側から交互に前
記ワイヤー17が接続されてそれぞれ一面側と他面側の前
記リード16に接続されていることを特徴とする前記第１
の半導体装置により達成する。
【００１１】
【作 用】本発明によれば、半導体集積回路２，12に接
続される入出力パッド３, 13を、半導体チップ１, 11に
貫通させてその両面に表出するようにしている。
【００１２】このため、半導体集積回路２，12に対する
信号を半導体チップ１, 11の両面から出し入れすること
ができ、配線の自由度が高くなる。また、第２の発明に
よれば、そのような入出力パッド３を半導体チップ１の
中央領域に設けているが、リード６との接続は、半導体
集積回路２と反対側の面で行っている。
【００１３】したがって、半導体集積回路２に電子を照
射して行われるような試験の際に、ワイヤー７が邪魔に
なることはなく、しかも、リード６を入出力パッド３に
近づけてワイヤー７の長さを短くして抵抗やインダクタ
ンスを小さくできる。
【００１４】さらに、第３の発明によれば、上記したよ
うな入出力パッド13を半導体チップ11の周縁近傍に設け
るとともに、その側方に配置するリードを厚さ方向に対
向させて２列となし、しかも、複数の入出力パッド13を
一面と他面からに交互にワイヤー17により引出してその
方向のリード16に接続している。
【００１５】このため、リード16は２段に分割されるこ
とになり、その分だけリード16やワイヤー17の間隔を広
くすることができ、半導体集積回路の高集積化に対応で
きることになる。また、これによってリード16の幅を広
げる余裕もでき、これによりインダクタンスや抵抗が低
減する。
【００１６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例を示す断面図及び平面図で
ある。
【００１７】図１において符号１は、上層部に半導体集
積回路２を形成した半導体チップで、その中央領域に
は、アルミニウム製の入出力パッド３が半導体チップ１
を貫通して形成され、また、入出力パッド３はその内部
で半導体集積回路２に繋がっている。
【００１８】４は、半導体チップ１を搭載する絶縁性の
ダイスで、その中央領域には、入出力パッド３の下面を
露出する開口部５が形成され、また、ダイス４の下面に
はＬ字状に曲げられたリード６がその周縁に沿って複数
本取付けられており、リード６と入出力パッド３は開口
部５を通してアルミニウムのボンディングワイヤー７に
よって接続されている。
【００１９】次に、上記実施例の作用について説明す
る。上述した実施例において、半導体チップ１の上面側
で半導体集積回路２に接続される入出力パッド３は、半
導体チップ１を貫通してその反対側の面に表出し、しか
も、その反対側の面の入出力パッド３とリード６とをボ
ンディングワイヤー７を介して接続するようにしてい
る。
【００２０】このために、入出力パッド３を半導体チッ
プ１の中央寄りに集めたＬＯＣ構造の装置であっても、
ボンディングワイヤー７が半導体集積回路２の上を跨ぐ
ことはない。
【００２１】したがって、半導体集積回路２に電子ビー
ムを照射してその反射電子により回路評価を行うような
試験を行う場合に、リード６と半導体集積回路２を繋ぐ
ボンディングワイヤー７が試験の邪魔になることはな
い。しかも、リード６を中央まで引き延ばして、入出力
パッド３とを結ぶボンディングワイヤー７を短くでき、
インダクタンスや抵抗の低減が図れる。
【００２２】（ｂ）本発明の第２実施例の説明 図２、３は、本発明の第２実施例装置を示す平面図、部
分拡大平面図及び部分拡大側断面図である。
【００２３】図２、３において符号１１は、上層部に半
導体集積回路１２を形成した半導体チップで、その上面
の両側寄りの領域には、半導体チップ１１を上下に貫通
するアルミニウム製の入出力パッド１３が複数形成され
ており、これらの入出力パッド１３は半導体チップ１１
内で半導体集積回路１２に接続されている。
【００２４】１４は、半導体チップ１１を搭載する絶縁
材よりなるダイスで、その両側寄りの２つの領域には、
半導体チップ１１の下面に出た入出力パッド１３を露出
する開口部１５が形成され、また半導体チップ１１の両
側方に広がるダイス１４の上面と下面には後述する複数
のリード１６ａ，１６ｂが取付けられている。
【００２５】上記したリード１６ａ，１６ｂは、その一
端をボンディングワイヤー１７を介して入出力パッド１
３に接続するとともに、他端をダイス１４の外部に延出
させるもので、その一端は、２つの入出力パッド１３を
跨ぐ幅又はそれ以下の幅に形成されて、隣設する２つの
入出力パッド１３毎に側方に配置されている。
【００２６】また、上下のリード１６ａ，１６ｂの各々
の位置関係は、半導体チップ１１近傍の一端では上下に
重なり、また、ダイス１４から突出する部分では重なら
ずにダイス１４の一辺に沿ってジズザグに並ぶような構
成となっている。
【００２７】そして、半導体チップ１１の上面に露出し
た入出力パッド１３は、図２(b),図３(a) に示すよう
に、一つおきにその上面側方のリード１６ａに接続さ
れ、残りの入出力パッド１３は、図２(c),図３(b) に示
すように、その下面から開口部１５を通して下側のリー
ド１６ｂにワイヤボンディングされている。
【００２８】なお、図中符号１８は、半導体チップ11、
ダイス１４、リード１６ａ，１６ｂの一端及びボンディ
ングワイヤー１７を覆う樹脂製パッケージを示してい
る。上記した実施例において、半導体チップ１１に複数
形成された入出力パッド１３は、図３に示すように半導
体チップ１１を貫通して形成されている。そして、隣設
する２つの入出力パッド１３の一方は上のリード１６ａ
に接続され、他方の入出力パッド１３は下のリード１６
ｂに接続されることになる。この場合、上のリード１６
ａは入出力パッド１３の上面にワイヤボンディングさ
れ、また下のリード１６ｂは入出力パッド１３の下面に
ワイヤボンディングされる。
【００２９】この結果、入出力パッド１３の間隔が狭く
なる場合でも、リード１６やボンディングワイヤー１７
の間隔を広くして短絡事故の防止や歩留りの向上が図れ
ることになる。
【００３０】しかも、リード１６の幅は、最大で入出力
パッド１３を２つを含める広さに形成できるので、リー
ド１６の幅が広がる分だけ抵抗やインダクタンスが小さ
くなって信号伝達の高速化に寄与できる。
【００３１】（ｃ）本発明の実施例における入出力パッ
ドの形成工程の説明 図４、５は、本発明の実施例装置における半導体チップ
の入出力パッドを形成する工程を示す断面図である。
【００３２】図中符号３１は、上記した半導体チップ
１，１１を構成する厚さ約１ｍｍのシリコン基板で、こ
のシリコン基板３１のうち複数のパッド形成領域Ｘの上
には、上面側の半導体集積回路２，１２に繋がる導電膜
３２が形成されている。
【００３３】この状態において、まず図４(a) に示すよ
うに、シリコン基板３１の上にフォトレジスト３３を塗
布し、これを露光、現像してパッド形成領域Ｘに窓３４
を開口する。
【００３４】次に、同図(b) に示すように、反応性イオ
ンエッチング（ＲＩＥ）法によって窓３４の下の導電膜
３２及びシリコン基板３１を深さ５００μｍまでエッチ
ングしてパッド形成領域Ｘに凹部３５を形成する。
【００３５】この後に、フォトレジスト３３を溶剤によ
り除去してから、数千Åの厚さのSiO2膜３６をＣＶＤ法
によって形成し、このSiO2膜３６により凹部３５を埋め
込んで、さらに、ＲＩＥ法によりSiO2膜３６を異方性エ
ッチングし、凹部３５の側壁にのみこれを残す（図４
(c))。
【００３６】次に、図４(d) に示すように、スパッタ法
によりアルミニウム３７を積層して凹部３５を完全に埋
め込むと、アルミニウム３７の上部はほぼ平坦になる。
そして、全体をＲＩＥ法によりコントロールエッチング
して薄層化し、ついでフォトレジストを用いたエッチン
グ法によって凹部３５内のみにアルミニウム３７を残存
させる（図５(e))。凹部３５内のアルミニウム３７は、
上記した入出力パッド３、１３としてい用いられ、導電
膜３２を介して半導体集積回路２（１２）に接続され、
しかも、SiO2膜３６によりシリコン基板３１から絶縁さ
れた状態になる。
【００３７】この後に、シリコン基板３１の下面を研磨
して凹部３５の底面を開放すれば、図５(f) に示すよう
にシリコン基板３１から入出力パッド３，１３が露出す
ることになる。研磨後のシリコン基板３の厚みは約５０
０μｍとなる。
【００３８】なお、パッド形成領域Ｘは、ＺＩＰの場合
には半導体チップの両側に位置し、また、ＬＯＣ構造の
場合には半導体チップの中央に位置することになる。
【００３９】
【発明の効果】以上述べたように本発明によれば、半導
体集積回路に接続される入出力パッドを、半導体チップ
に貫通させてその両面に表出するようにしているので、
半導体集積回路に対する信号を半導体チップの両面から
出し入れすることができ、配線の自由度を高くすること
ができる。
【００４０】第２の発明によれば、半導体チップを貫通
する入出力パッドを半導体チップの中央領域に設けると
ともに、リードとの接続を半導体集積回路と反対側の面
で行うようにしているので、半導体集積回路に電子を照
射して行われるような試験の際の障害を除去でき、しか
も、リードを入出力パッドに近づけてワイヤー長を短く
して抵抗やインダクタンスを低減することができる。
【００４１】第３の発明によれば、半導体チップを貫通
する入出力パッドを半導体チップの周縁近傍に設けると
ともに、その側方に配置するリードを厚さ方向に対向さ
せて２列となし、さらに、複数の入出力パッドを一面と
他面からに交互にワイヤーにより引出してその方向のリ
ードに接続するようにしたので、リードは厚さ方向に２
段に分割されてリードやワイヤーの間隔を広くする溶融
ができ、半導体集積回路の高集積化に対応できる。ま
た、これによってリードの幅を広げることもできこれに
よりインダクタンスや抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例装置を示す側断面図及び平
面図である。
【図２】本発明の第２実施例装置を示す平面図及び部分
拡大平面図である。
【図３】本発明の第２実施例装置を示す部分拡大側断面
図である。
【図４】本発明の実施例装置における入出力パッドの形
成工程の一例を示す断面図（その１）である。
【図５】本発明の実施例装置における入出力パッドの形
成工程の一例を示す断面図（その２）である。
【図６】従来装置の第１の例を示す側断面図及び平面図
である。
【図７】従来装置の第２の例を示す平面図及び部分拡大
平面図である。
【符号の説明】
１, 11 半導体チップ ２, 12 半導体集積回路 ３, 13 入出力パッド ４, 14 ダイス ５，15 開口部 ６，16 リード ７，17 ボンディングワイヤー

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路（２、12）を一面側に形成
    した半導体チップ（１、11）と、 前記半導体集積回路（２、12）に繋がり、かつ前記半導
    体チップ（１、11）を厚み方向に貫通して両面に表出さ
    れる入出力パッド（３，13）と、 前記入出力パッド（３，13）の表出面の一方又は他方に
    ワイヤー（７，17）を介して接続されるリード（６，1
    6）とを有することを特徴とする半導体装置。
  2. 【請求項２】前記入出力パッド（３）が前記半導体チッ
    プ（１）の中央領域に形成され、かつ、前記半導体集積
    回路（２）と反対側の面に表出した前記入出力パッド
    （３）に前記リード（６）が接続されていることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】前記入出力パッド（13）が前記半導体チッ
    プ（11）の周縁近傍に形成され、 前記リード（17）が前記入出力パッド（13）の側方にお
    いて厚さ方向に相対向して２列に配置され、 しかも、複数の前記入出力パッド（13）は、一面側と他
    面側から交互に前記ワイヤー（17）が接続されてそれぞ
    れ一面側と他面側の前記リード（16）に接続されている
    ことを特徴とする請求項１記載の半導体装置。
JP3205315A 1991-08-15 1991-08-15 半導体装置 Withdrawn JPH0547829A (ja)

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JP3205315A JPH0547829A (ja) 1991-08-15 1991-08-15 半導体装置

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JP3205315A JPH0547829A (ja) 1991-08-15 1991-08-15 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41478E1 (en) 1994-12-20 2010-08-10 Renesas Electronics Corporation Semiconductor device having an improved connection arrangement between a semiconductor pellet and base substrate electrodes and a method of manufacture thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41478E1 (en) 1994-12-20 2010-08-10 Renesas Electronics Corporation Semiconductor device having an improved connection arrangement between a semiconductor pellet and base substrate electrodes and a method of manufacture thereof
USRE41721E1 (en) 1994-12-20 2010-09-21 Renesas Electronics Corporation Semiconductor device having an improved connected arrangement between a semiconductor pellet and base substrate electrodes
USRE41722E1 (en) 1994-12-20 2010-09-21 Renesas Electronics Corp. Semiconductor device having an improved connection arrangement between a semiconductor pellet and base substrate electrodes and a method of manufacture thereof
USRE42972E1 (en) 1994-12-20 2011-11-29 Renesas Electronics Corporation Semiconductor device having an improved connection arrangement between a semiconductor pellet and base substrate electrodes and a method of manufacture thereof
USRE43444E1 (en) 1994-12-20 2012-06-05 Renesas Electronics Corporation Semiconductor device having an improved connection arrangement between a semiconductor pellet and base substrate electrodes

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