JPH0547855B2 - - Google Patents
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- Publication number
- JPH0547855B2 JPH0547855B2 JP58034558A JP3455883A JPH0547855B2 JP H0547855 B2 JPH0547855 B2 JP H0547855B2 JP 58034558 A JP58034558 A JP 58034558A JP 3455883 A JP3455883 A JP 3455883A JP H0547855 B2 JPH0547855 B2 JP H0547855B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- microprocessor
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明はデータ処理システムにおけるる中央
処理装置に関し、特にマイクロプロセツサのよう
な中央処理装置にこれよりも動作速度の遅い低速
メモリを外付けしてマイクロコンピユータシステ
ムを構成する場合に適した中央処理装置に関す
る。
処理装置に関し、特にマイクロプロセツサのよう
な中央処理装置にこれよりも動作速度の遅い低速
メモリを外付けしてマイクロコンピユータシステ
ムを構成する場合に適した中央処理装置に関す
る。
近年、マイクロコンピユータシステムにおける
マイクロプロセツサ（以下CPUと称する）はま
すます高速化されるようになつてきている。その
ため、高速化されたCPUにこれよりも動作速度
の遅いメモリを外付けしてマイクロコンピユータ
システムを構成する場合には、CPUによつて低
速メモリをアクセスすることが困難になるという
問題点がある。
マイクロプロセツサ（以下CPUと称する）はま
すます高速化されるようになつてきている。その
ため、高速化されたCPUにこれよりも動作速度
の遅いメモリを外付けしてマイクロコンピユータ
システムを構成する場合には、CPUによつて低
速メモリをアクセスすることが困難になるという
問題点がある。
そこで、CPUにいわゆるメモリレデイ端子な
るものを設けておいて、低速メモリをアクセスす
る場合には、このメモリに割り当てられたアドレ
スをデコードしてメモリレデイ信号を形成するよ
うな回路をCPU外部に設ける。そして、この回
路をCPUのメモリレデイ端子に外付けして、低
速メモリをアクセスできるようにすることが考え
られる。
るものを設けておいて、低速メモリをアクセスす
る場合には、このメモリに割り当てられたアドレ
スをデコードしてメモリレデイ信号を形成するよ
うな回路をCPU外部に設ける。そして、この回
路をCPUのメモリレデイ端子に外付けして、低
速メモリをアクセスできるようにすることが考え
られる。
しかしながら、このような外付けのメモリレデ
イ回路を設ける方法にあつては、外付け回路を構
成する部品の組付けが面倒であるとともに部品点
数が多くなつてシステムの占有面積も大きくなつ
てしまうという不都合が生ずる。
イ回路を設ける方法にあつては、外付け回路を構
成する部品の組付けが面倒であるとともに部品点
数が多くなつてシステムの占有面積も大きくなつ
てしまうという不都合が生ずる。
この発明は上記のような問題点に着目してなさ
れたもので、動作速度の異なるCPUとメモリと
を備えたマイクロコンピユータシステム等におい
て、CPUに専用のピン（メモリレデイ端子）や
これに接続される外付け回路を設けることなく、
高速のCPUによつて低速のメモリを容易にアク
セスできるようにすることを目的とする。
れたもので、動作速度の異なるCPUとメモリと
を備えたマイクロコンピユータシステム等におい
て、CPUに専用のピン（メモリレデイ端子）や
これに接続される外付け回路を設けることなく、
高速のCPUによつて低速のメモリを容易にアク
セスできるようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、この発明は予め指定したあるアドレ
スとアドレスバスに出力されたアドレスとの比較
回路を中央処理装置内に設け、この比較回路の出
力によつてクロツク発生回路から出力されるシス
テムクロツクの周波数をそのアドレスが選択され
た時に自動的に小さくさせるようにすることによ
つて、専用のメモリレデイ端子および複雑な外付
け回路を設けることなく高速のCPUによつて低
速のメモリ等を動作させることができるようにす
るものである。
スとアドレスバスに出力されたアドレスとの比較
回路を中央処理装置内に設け、この比較回路の出
力によつてクロツク発生回路から出力されるシス
テムクロツクの周波数をそのアドレスが選択され
た時に自動的に小さくさせるようにすることによ
つて、専用のメモリレデイ端子および複雑な外付
け回路を設けることなく高速のCPUによつて低
速のメモリ等を動作させることができるようにす
るものである。
以下図面を用いてこの発明を説明する。
第１図は本発明をマイクロコンピユータの
CPUに適用した場合の一実施例を示すものであ
る。
CPUに適用した場合の一実施例を示すものであ
る。
図において、鎖線Ａで囲まれた部分がCPUで、
このCPUは公知の半導体製造技術によつてシリ
コンのような一つの半導体チツプ上に形成されて
いる。CPUは、例えば内部に適当な順序回路を
有するコントローラ１と、ALU（演算論理ユニツ
ト）２、プログラムカウンタや命令レジスタ、ア
キユームレータ等を備えたレジスタ類３等によつ
て構成される。
このCPUは公知の半導体製造技術によつてシリ
コンのような一つの半導体チツプ上に形成されて
いる。CPUは、例えば内部に適当な順序回路を
有するコントローラ１と、ALU（演算論理ユニツ
ト）２、プログラムカウンタや命令レジスタ、ア
キユームレータ等を備えたレジスタ類３等によつ
て構成される。
上記コントローラ１，ALU２およびレジスタ
類３は内部データバス４ａおよび内部アドレスバ
ス４ｂを介して互いに接続されている。また内部
データバス４ａおよび内部アドレスバス４ｂは、
データ入出力端子５ａおよびアドレス端子５ｂに
接続された外部データバス、および外部アドレス
バスを介して図示しないメモリやＩ／Ｏポート等
に接続されるようにされている。
類３は内部データバス４ａおよび内部アドレスバ
ス４ｂを介して互いに接続されている。また内部
データバス４ａおよび内部アドレスバス４ｂは、
データ入出力端子５ａおよびアドレス端子５ｂに
接続された外部データバス、および外部アドレス
バスを介して図示しないメモリやＩ／Ｏポート等
に接続されるようにされている。
コントロール１は、データバス４ａを介して外
部メモリ内から命令レジスタに取り込まれたプロ
グラムの命令を一つずつ解読して、内部の順序回
路に従つて命令に応じた制御信号を出力する。
ALU２およびレジスタ類３は、このコントロー
ラ１からの制御信号によつてコントロールされる
ようにされている。
部メモリ内から命令レジスタに取り込まれたプロ
グラムの命令を一つずつ解読して、内部の順序回
路に従つて命令に応じた制御信号を出力する。
ALU２およびレジスタ類３は、このコントロー
ラ１からの制御信号によつてコントロールされる
ようにされている。
そして、この実施例では、従来と同じ一般的な
CPUを構成するレジスタ類３の他に、低速メモ
リに割り当てられるアドレスを記憶するアドレス
レジスタ６が設けられている。このアドレスレジ
スタ６は、上記コントローラ１からの制御信号に
よつて予め指定されたアドレスがデータバス４ａ
を介して入力され、これを保持するようにされて
いる。
CPUを構成するレジスタ類３の他に、低速メモ
リに割り当てられるアドレスを記憶するアドレス
レジスタ６が設けられている。このアドレスレジ
スタ６は、上記コントローラ１からの制御信号に
よつて予め指定されたアドレスがデータバス４ａ
を介して入力され、これを保持するようにされて
いる。
次に、７は上記アドレスレジスタ６内に保持さ
れているアドレスと、アドレスバス４ｂに出力さ
れたアドレスとを比較するための比較回路で、適
当なゲート回路を組み合わせることにより両方の
アドレスが一致したときにハイレベルの変更信号
Pcを次のクロツク発生回路８に出力するようにさ
れている。
れているアドレスと、アドレスバス４ｂに出力さ
れたアドレスとを比較するための比較回路で、適
当なゲート回路を組み合わせることにより両方の
アドレスが一致したときにハイレベルの変更信号
Pcを次のクロツク発生回路８に出力するようにさ
れている。
クロツク発生回路８は、発振回路９と、この発
振回路９からの出力を分周して適当な周波数のシ
ステムクロツク信号φcを形成する分周回路１０と
によつて構成されている。上記クロツク発生回路
８から出力されるシステムクロツク信号φcは、上
記コントローラ１やクロツク供給端子CLKを介
して外部のメモリ等に供給され、システム全体の
同期がとられるようにされている。
振回路９からの出力を分周して適当な周波数のシ
ステムクロツク信号φcを形成する分周回路１０と
によつて構成されている。上記クロツク発生回路
８から出力されるシステムクロツク信号φcは、上
記コントローラ１やクロツク供給端子CLKを介
して外部のメモリ等に供給され、システム全体の
同期がとられるようにされている。
ところで従来は、このクロツク発生回路８にお
いて形成されるシステムクロツク信号φcは一般に
周期が一定にされていた。これに対し、この実施
例では、上記比較回路７からの変更信号Pcがクロ
ツク発生回路８に供給されると、システムクロツ
ク信号φcの周期が引き延ばされて周波数が小さく
なるようにされている。
いて形成されるシステムクロツク信号φcは一般に
周期が一定にされていた。これに対し、この実施
例では、上記比較回路７からの変更信号Pcがクロ
ツク発生回路８に供給されると、システムクロツ
ク信号φcの周期が引き延ばされて周波数が小さく
なるようにされている。
具体的には、上記変更信号Pcによつて、分周回
路１０を構成する適当なフリツプフロツプを制御
したり、フリツプフロツプの出力を一方の入力信
号とするゲート回路を開閉して、速いシステムク
ロツク信号の他に遅いシステムクロツク信号を出
力できるように構成してやればよい。
路１０を構成する適当なフリツプフロツプを制御
したり、フリツプフロツプの出力を一方の入力信
号とするゲート回路を開閉して、速いシステムク
ロツク信号の他に遅いシステムクロツク信号を出
力できるように構成してやればよい。
従つて、この実施例において、CPUに比べて
動作速度の遅い低速メモリに割り当てられるアド
レスを、予めアドレスレジスタ６にセツトしてお
けば、低速メモリを選択するようなアドレスが内
部アドレスバス４ｂに出力されると、比較回路７
から変更信号Pcが出力される。これによつて、ク
ロツク発生回路８から出力されるシステムクロツ
ク信号φcの周期が長くされる。そのため、このシ
ステムクロツク信号φcのタイミングによつて動作
されるコントローラ１の動作速度が通常よりも遅
くさせられる。その結果、本来高速のCPUによ
つても、充分に低速メモリをアクセスさせること
ができようになる。
動作速度の遅い低速メモリに割り当てられるアド
レスを、予めアドレスレジスタ６にセツトしてお
けば、低速メモリを選択するようなアドレスが内
部アドレスバス４ｂに出力されると、比較回路７
から変更信号Pcが出力される。これによつて、ク
ロツク発生回路８から出力されるシステムクロツ
ク信号φcの周期が長くされる。そのため、このシ
ステムクロツク信号φcのタイミングによつて動作
されるコントローラ１の動作速度が通常よりも遅
くさせられる。その結果、本来高速のCPUによ
つても、充分に低速メモリをアクセスさせること
ができようになる。
なお、実施例においては、アドレスレジスタ６
内のアドレスと、アドレスバス４ｂに出力された
アドレスとが一致したか否かを検出して変更信号
Pcを出力する手段としてゲート回路を組み合わせ
た比較回路７が用いられているが、これはアドレ
スレジスタの出力信号とアドレスバス上の信号を
デコードして両者が一致したときのみ変更信号Pc
を形成するような一種のデコーダ回路とみなすこ
とができる。
内のアドレスと、アドレスバス４ｂに出力された
アドレスとが一致したか否かを検出して変更信号
Pcを出力する手段としてゲート回路を組み合わせ
た比較回路７が用いられているが、これはアドレ
スレジスタの出力信号とアドレスバス上の信号を
デコードして両者が一致したときのみ変更信号Pc
を形成するような一種のデコーダ回路とみなすこ
とができる。
以上説明したごとくこの発明にあつては、予め
指定したあるアドレスとアドレスバスに出力され
たアドレスとを比較して出力するような回路を、
CPU（中央処理装置）が形成されるチツプ上に設
け、この比較回路の出力によつてクロツク発生回
路から出力されるシステムクロツクの周波数を変
更するようにしたので、CPUとその周辺回路装
置の動作速度が異なつていても、そのアドレスが
選択されたとき自動的にシステムクロツクの周波
数が変更されることにより、例えば高速のCPU
によつて低速のメモリ等をアクセスさせることが
できるようになる。しかも、CPUの側には何ら
専用の外部端子（メモリレデイ端子等）を設ける
必要がないとともに、外付け回路も不要となる。
そのため、外付け回路を構成する部品の組付けと
いう面倒な作業は不要となり、システムの占有面
積も小さくされるという効果がある。
指定したあるアドレスとアドレスバスに出力され
たアドレスとを比較して出力するような回路を、
CPU（中央処理装置）が形成されるチツプ上に設
け、この比較回路の出力によつてクロツク発生回
路から出力されるシステムクロツクの周波数を変
更するようにしたので、CPUとその周辺回路装
置の動作速度が異なつていても、そのアドレスが
選択されたとき自動的にシステムクロツクの周波
数が変更されることにより、例えば高速のCPU
によつて低速のメモリ等をアクセスさせることが
できるようになる。しかも、CPUの側には何ら
専用の外部端子（メモリレデイ端子等）を設ける
必要がないとともに、外付け回路も不要となる。
そのため、外付け回路を構成する部品の組付けと
いう面倒な作業は不要となり、システムの占有面
積も小さくされるという効果がある。
また、本願発明に係るマイクロプロセツサは、
高速アクセスが可能か低速アクセスが必要かの判
定とそれによるクロツク信号の周期変更も同一の
半導体チツプ内で行なえるので、信号遅延による
影響を受けずに判定と同時にクロツク周期を変更
することができ、高速動作が可能になるという効
果を有する。
高速アクセスが可能か低速アクセスが必要かの判
定とそれによるクロツク信号の周期変更も同一の
半導体チツプ内で行なえるので、信号遅延による
影響を受けずに判定と同時にクロツク周期を変更
することができ、高速動作が可能になるという効
果を有する。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
また、この発明はマイクロコンピユータシステ
ムを構成するCPUに限らず、他のデータ処理シ
ステムにおける中央処理装置にも適用することが
できる。
ムを構成するCPUに限らず、他のデータ処理シ
ステムにおける中央処理装置にも適用することが
できる。
第１図は本発明に係るデータ処理システムにお
ける中央処理装置を、マイクロコンピユータシス
テムを構成するCPUに適用した場合の一実施例
を示すブロツク図である。 ４ａ…内部データバス、４ｂ…内部アドレスバ
ス、６…アドレスレジスタ、７…比較回路、８…
クロツク発生回路、φc…システムクロツク信号。
ける中央処理装置を、マイクロコンピユータシス
テムを構成するCPUに適用した場合の一実施例
を示すブロツク図である。 ４ａ…内部データバス、４ｂ…内部アドレスバ
ス、６…アドレスレジスタ、７…比較回路、８…
クロツク発生回路、φc…システムクロツク信号。
Claims (1)
- １ メモリが外付けされるマイクロプロセツサに
おいて、該マイクロプロセツサが形成される半導
体チツプと同一のチツプ上に、予め指定されたア
ドレス値がデータバスを介して入力され、かつそ
れを保持可能なレジスタと、このレジスタに設定
された値とアドレスバス上に出力されたアドレス
値とを比較して一致したか否かを判定する比較回
路と、発振回路および該発振回路の出力を分周す
る分周回路を備え上記比較回路からの出力信号に
応じて周期の長いシステムクロツク信号を形成す
ることができるようにされたクロツク発生回路
と、上記システムクロツク信号を上記メモリに供
給できるようにするためのクロツク供給端子とが
設けられ、上記システムクロツク信号が上記マイ
クロプロセツサの内部のクロツク信号を兼用する
ように構成されていることを特徴とするマイクロ
プロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3455883A JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3455883A JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161752A JPS59161752A (ja) | 1984-09-12 |
| JPH0547855B2 true JPH0547855B2 (ja) | 1993-07-19 |
Family
ID=12417638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3455883A Granted JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161752A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329845A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | デ−タ処理システム |
| JPS63147245A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | メモリアクセス方式 |
| JPH0247743A (ja) * | 1988-08-09 | 1990-02-16 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH0444137A (ja) * | 1990-06-11 | 1992-02-13 | Oki Electric Ind Co Ltd | １チップマイクロコンピュータ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663656A (en) * | 1979-10-25 | 1981-05-30 | Nec Corp | Information processing unit |
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS5760449A (en) * | 1980-09-29 | 1982-04-12 | Hitachi Ltd | Main memoty control device |
-
1983
- 1983-03-04 JP JP3455883A patent/JPS59161752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161752A (ja) | 1984-09-12 |
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