JPH0547930A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0547930A JPH0547930A JP3208079A JP20807991A JPH0547930A JP H0547930 A JPH0547930 A JP H0547930A JP 3208079 A JP3208079 A JP 3208079A JP 20807991 A JP20807991 A JP 20807991A JP H0547930 A JPH0547930 A JP H0547930A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- supply wiring
- cell
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】マスタ−スライス半導体装置において、基本セ
ル上から排除した電源配線をマクロセル外に配置し、マ
クロセルの持つ電源ピンと電源配線とを、マクロセル間
配線と同様かつ同時に自動で接続する。 【効果】基本セル上に電源配線を配置する必要がないた
め、電源配線分だけ基本セルを縮小でき、集積度を向上
することができる。また、電源配線幅に対する制限が削
除されるため十分な電源容量を持った電源配線を配置す
ることができ、電源安定化をはかることができる。
ル上から排除した電源配線をマクロセル外に配置し、マ
クロセルの持つ電源ピンと電源配線とを、マクロセル間
配線と同様かつ同時に自動で接続する。 【効果】基本セル上に電源配線を配置する必要がないた
め、電源配線分だけ基本セルを縮小でき、集積度を向上
することができる。また、電源配線幅に対する制限が削
除されるため十分な電源容量を持った電源配線を配置す
ることができ、電源安定化をはかることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
電源配線に関する。
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
電源配線に関する。
【０００２】
【従来の技術】従来のマスタ−スライス方式の半導体装
置では、基本セルはその領域上に、第１層配線あるいは
第２層配線からなる、スライス行程で形成される電源配
線領域を有していた。
置では、基本セルはその領域上に、第１層配線あるいは
第２層配線からなる、スライス行程で形成される電源配
線領域を有していた。
【０００３】図５は従来のマクロセル（ＮＡ２）の図
で、５０１はＶＳＳ、５０２はＶＤＤ、５０３はＮチャ
ネルトランジスタ、５０４はＰチャネルトランジスタで
ある。Ｎチャネルトランジスタ上にＶＳＳ電源配線、Ｐ
チャネルトランジスタ上にＶＤＤ電源配線がそれぞれ配
置され、各々コンタクトホ−ルを介して接続されてい
る。
で、５０１はＶＳＳ、５０２はＶＤＤ、５０３はＮチャ
ネルトランジスタ、５０４はＰチャネルトランジスタで
ある。Ｎチャネルトランジスタ上にＶＳＳ電源配線、Ｐ
チャネルトランジスタ上にＶＤＤ電源配線がそれぞれ配
置され、各々コンタクトホ−ルを介して接続されてい
る。
【０００４】
【発明が解決しようとする課題】近年より一層の微細化
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。より高集積
を実現するためには、１つの基本セルの占める面積を少
しでも小さくする必要がある。また回路の大規模化にと
もない、チップ面積が増大し、チップ中央付近ではマク
ロセルに対する供給電源の不足という事態になり、チッ
プ内部での遅延時間の均一化がはかれない状態にある。
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。より高集積
を実現するためには、１つの基本セルの占める面積を少
しでも小さくする必要がある。また回路の大規模化にと
もない、チップ面積が増大し、チップ中央付近ではマク
ロセルに対する供給電源の不足という事態になり、チッ
プ内部での遅延時間の均一化がはかれない状態にある。
【０００５】しかし従来の電源配線の配置では、基本セ
ル上に必ず電源配線領域が必要となり、マクロセルを構
成するための必要最低限の配線領域に、電源配線用の領
域を加えたものがＹ方向の基本セルの最小値となってし
まい、電源配線を基本セル上に配置したままでは集積度
を向上させることが不可能な状態にある。
ル上に必ず電源配線領域が必要となり、マクロセルを構
成するための必要最低限の配線領域に、電源配線用の領
域を加えたものがＹ方向の基本セルの最小値となってし
まい、電源配線を基本セル上に配置したままでは集積度
を向上させることが不可能な状態にある。
【０００６】また電源配線においても、基本セル上に配
置されているため、その幅が集積度に大きく影響してし
まい、十分な電源配線幅を確保するためには集積度を犠
牲にせねばならない。
置されているため、その幅が集積度に大きく影響してし
まい、十分な電源配線幅を確保するためには集積度を犠
牲にせねばならない。
【０００７】そこで本発明はこのような問題を解決する
ものであり、その目的とするところは、基本セル上から
電源配線領域を排除しマクロセル外部に十分な電源容量
を持つ電源配線配置し、基本セルを縮小する事によって
集積度の向上をはかり、かつ十分な電源を供給できる電
源配線を供給することにある。
ものであり、その目的とするところは、基本セル上から
電源配線領域を排除しマクロセル外部に十分な電源容量
を持つ電源配線配置し、基本セルを縮小する事によって
集積度の向上をはかり、かつ十分な電源を供給できる電
源配線を供給することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は入
出力セルが複数個配列されて外部セル領域をなし、基本
セルが複数個配列されて内部セル領域をなし、複数の前
記基本セルと複数層からなる配線層によりマクロセルが
構成されるマスタ−スライス半導体装置において、前記
基本セルはその領域上に固定電源配線領域を持たず、前
記マクロセル外に配置された電源配線を持ち、前記マク
ロセルは電源ピンを持ち、前記電源ピンと前記電源配線
は自動配置配線時に接続されることを特徴とする。
出力セルが複数個配列されて外部セル領域をなし、基本
セルが複数個配列されて内部セル領域をなし、複数の前
記基本セルと複数層からなる配線層によりマクロセルが
構成されるマスタ−スライス半導体装置において、前記
基本セルはその領域上に固定電源配線領域を持たず、前
記マクロセル外に配置された電源配線を持ち、前記マク
ロセルは電源ピンを持ち、前記電源ピンと前記電源配線
は自動配置配線時に接続されることを特徴とする。
【０００９】
【実施例】図１は本発明による基本セルおよび電源配線
で２入力ＮＡＮＤを構成した図である。１０１はＶＳＳ
電源配線、１０２はＶＤＤ電源配線、１０３はＮチャネ
ルトランジスタ側の電源ピン、１０４はＰチャネルトラ
ンジスタ側の電源ピンであり、コンタクトホ−ル１０７
を通して各トランジスタのドレイン・ソ−ス領域と電源
配線とを第１層配線１０８を用いて接続している。同様
にすべてのマクロセルはＶＤＤおよびＶＳＳの電源ピン
を有し、自動化された配置および配線時にマクロセル間
配線と同様に電源配線に接続される。したがって電源ピ
ンから電源配線への配線は図２に示すように他のマクロ
セル間配線を避けて自由に結線することができ、マクロ
セル間配線の妨げにならない。
で２入力ＮＡＮＤを構成した図である。１０１はＶＳＳ
電源配線、１０２はＶＤＤ電源配線、１０３はＮチャネ
ルトランジスタ側の電源ピン、１０４はＰチャネルトラ
ンジスタ側の電源ピンであり、コンタクトホ−ル１０７
を通して各トランジスタのドレイン・ソ−ス領域と電源
配線とを第１層配線１０８を用いて接続している。同様
にすべてのマクロセルはＶＤＤおよびＶＳＳの電源ピン
を有し、自動化された配置および配線時にマクロセル間
配線と同様に電源配線に接続される。したがって電源ピ
ンから電源配線への配線は図２に示すように他のマクロ
セル間配線を避けて自由に結線することができ、マクロ
セル間配線の妨げにならない。
【００１０】図２は全面素子敷き詰め型とした場合のマ
クロセルおよび電源配線の図であり、２０１は第１層配
線と第２層配線とを接続するコンタクトホ−ル、２０２
は第２層配線である。２０４のＶＳＳ電源ピンと２０３
のＶＳＳ電源配線との接続では、ゲ−トに接続される２
０５の第１層配線を避けて、迂回することによって短絡
することを避けている。同様に２０６のＶＤＤ電源配線
と２０７のＶＤＤ電源ピンとの接続においては、コンタ
クトホ−ルを通じて第２層配線により電源配線に接続さ
れる例である。
クロセルおよび電源配線の図であり、２０１は第１層配
線と第２層配線とを接続するコンタクトホ−ル、２０２
は第２層配線である。２０４のＶＳＳ電源ピンと２０３
のＶＳＳ電源配線との接続では、ゲ−トに接続される２
０５の第１層配線を避けて、迂回することによって短絡
することを避けている。同様に２０６のＶＤＤ電源配線
と２０７のＶＤＤ電源ピンとの接続においては、コンタ
クトホ−ルを通じて第２層配線により電源配線に接続さ
れる例である。
【００１１】図３は本発明において基本セルの配置をカ
ラムごとにＰチャネル３０３、Ｎチャネル３０４、Ｎチ
ャネル３０５、Ｐチャネル３０６と交互に配置した場合
の図である。このような配置にした場合には、たとえば
ＶＤＤ電源配線３０２をＮチャネルトランジスタ３０５
と３０６との間で共有することができ、マクロセル間配
線に利用できる配線領域面積を増大させ、すなわちチッ
プ利用率を増加せしめることができる。
ラムごとにＰチャネル３０３、Ｎチャネル３０４、Ｎチ
ャネル３０５、Ｐチャネル３０６と交互に配置した場合
の図である。このような配置にした場合には、たとえば
ＶＤＤ電源配線３０２をＮチャネルトランジスタ３０５
と３０６との間で共有することができ、マクロセル間配
線に利用できる配線領域面積を増大させ、すなわちチッ
プ利用率を増加せしめることができる。
【００１２】ここで示した図１から図３ではともに電源
配線が第１層配線でＸ方向に配置されているが、これは
第２層あるいはそれ以上の層の配線を使用し、Ｙ方向に
配置してもなんら差し支えない。
配線が第１層配線でＸ方向に配置されているが、これは
第２層あるいはそれ以上の層の配線を使用し、Ｙ方向に
配置してもなんら差し支えない。
【００１３】
【発明の効果】以上に述べたように基本セル上から電源
配線領域を排除することによって、基本セルを縮小し、
チップ内に搭載することができる基本セル数を増加せし
め、集積度を向上させることができる。
配線領域を排除することによって、基本セルを縮小し、
チップ内に搭載することができる基本セル数を増加せし
め、集積度を向上させることができる。
【００１４】第４図は本発明による基本セルと従来の基
本セルとの比較であるが、仮に従来の基本セルでは配線
が１４本通過できる領域（以下グリッド）が必要であっ
たとすると（うち電源配線が２グリッド）、本発明によ
ればそのうち２グリッドを排除し、１２グリッドとする
ことが可能となり約１５パ−セントの面積縮小を達成す
ることが可能となる。
本セルとの比較であるが、仮に従来の基本セルでは配線
が１４本通過できる領域（以下グリッド）が必要であっ
たとすると（うち電源配線が２グリッド）、本発明によ
ればそのうち２グリッドを排除し、１２グリッドとする
ことが可能となり約１５パ−セントの面積縮小を達成す
ることが可能となる。
【００１５】またマクロセル外に電源配線を配置するこ
とによって、電源配線の幅というパラメ−タから基本セ
ルの集積度という拘束を排除し、マクロセルに対して十
分な電源与えることのできる容量を与えることができ
る。
とによって、電源配線の幅というパラメ−タから基本セ
ルの集積度という拘束を排除し、マクロセルに対して十
分な電源与えることのできる容量を与えることができ
る。
【００１６】さらにマクロセルに電源ピンを持たせ、自
動配置配線時に電源ピンと電源配線とを接続することに
よって、マクロセル間配線の妨げになることなく電源ピ
ンと電源配線とを接続し、利用率の向上を促すことがで
きる。
動配置配線時に電源ピンと電源配線とを接続することに
よって、マクロセル間配線の妨げになることなく電源ピ
ンと電源配線とを接続し、利用率の向上を促すことがで
きる。
【図１】本発明による基本セルと電源配線配置の図であ
る。
る。
【図２】本発明の全面素子敷き詰め型の場合の実施例の
図である。
図である。
【図３】本発明により基本セルをカラム毎に反転配置し
た場合の実施例の図である。
た場合の実施例の図である。
【図４】本発明による基本セルと従来例による基本セル
の大きさを比較した図である。
の大きさを比較した図である。
【図５】従来例の図である。
１０１：ＶＳＳ電源配線 １０２：ＶＤＤ電源配線 １０３：ＶＳＳ電源ピン １０４：ＶＤＤ電源ピン １０５：Ｎチャネルトランジスタ １０６：Ｐチャネルトランジスタ １０７：コンタクトホ−ル １０８：第１層配線 ２０１：コンタクトホ−ル ２０２：第２層配線 ２０３：ＶＳＳ電源配線 ２０４：ＶＳＳ電源ピン ２０５：第１層配線 ２０６：ＶＤＤ電源配線 ２０７：ＶＤＤ電源ピン ３０１，３０３：ＶＳＳ電源ピン ３０２：ＶＤＤ電源ピン ３０４，３０７：Ｎチャネルトランジスタ ３０５，３０６：Ｐチャネルトランジスタ ４０１：Ｙ方向グリッド ４０２：Ｘ方向グリッド ４０３：従来の基本セル ４０４：本発明による基本セル ５０１：ＶＳＳ電源配線 ５０２：ＶＤＤ電源配線 ５０３：Ｎチャネルトランジスタ ５０４：Ｐチャネルトランジスタ ５０５：第１層配線 ５０６：コンタクトホ−ル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｅ 8427−4Ｍ 27/088 7342−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｇ
Claims (1)
- 【請求項１】入出力セルが複数個配列されて外部セル領
域をなし、基本セルが複数個配列されて内部セル領域を
なし、複数の前記基本セルと複数層からなる配線層によ
りマクロセルが構成されるマスタ−スライス半導体装置
において、前記基本セルはその領域上に固定電源配線領
域を持たず、前記マクロセル外に配置された電源配線を
持ち、前記マクロセルは電源ピンを持ち、前記電源ピン
と前記電源配線は自動配置配線時に接続されることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208079A JPH0547930A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208079A JPH0547930A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547930A true JPH0547930A (ja) | 1993-02-26 |
Family
ID=16550296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208079A Pending JPH0547930A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547930A (ja) |
-
1991
- 1991-08-20 JP JP3208079A patent/JPH0547930A/ja active Pending
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