JPH0547980B2 - - Google Patents
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- JPH0547980B2 JPH0547980B2 JP56128452A JP12845281A JPH0547980B2 JP H0547980 B2 JPH0547980 B2 JP H0547980B2 JP 56128452 A JP56128452 A JP 56128452A JP 12845281 A JP12845281 A JP 12845281A JP H0547980 B2 JPH0547980 B2 JP H0547980B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- manufacturing
- type semiconductor
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明は素子の微細化もしくは、性能向上を達
成したMIS型半導体装置の製造方法に関する。
成したMIS型半導体装置の製造方法に関する。
近年、半導体装置、特に半導体集積回路の進歩
は著しく、微細加工技術（フオトエツチング）、
イオン注入技術、エツチング技術等の技術向上
が、これに大きく寄与している。ここで、素子寸
法を比例縮小したとしてもコンタクトホールの開
口技術、位置合せ余裕等により従来技術のままで
は集積度を大巾に向上させることが不可能であ
る。そこで、このコンタクトホールを自己整合的
に形成する方法（Ｓ・Ａ・Ｃ Self Aligned
Contact）として、既にSUNAMIらがSELOCOS
（J.J.A.P.181979，PP.255〜260）という方法を発
表している。これは、高濃度n+多結晶シリコン
と基板（1015〜1016cm3）を低温酸化（700℃）す
ることで、高濃度n+多結晶シリコンには基板よ
り数倍から数十倍の酸化膜が成長される現像を利
用する方法で、酸化膜厚の差を利用して、自己整
合的に、基板上の薄い酸化膜のみエツチングし
て、コンタクトホールを開口する方法である。し
かし、このn+多結晶シリコン上に成長した低温
酸化膜の膜質は、通常の熱酸化膜（シリコン基板
1015〜1016cm-3上の1000℃で形成された酸化膜）
と比較して極端に悪い。例えば熱酸化膜の絶縁破
壊強度は、８〜9MV／cm程度であるのに対して、
n+多結晶シリコン膜上の低温酸化膜（〜700℃）
の絶縁性は１〜2MV／cm程度である。さらに、
弗酸（HF）等の耐エツチング性も極端に悪いた
め、電気的な絶縁性を保持できないことがしばし
ば生ずる。
は著しく、微細加工技術（フオトエツチング）、
イオン注入技術、エツチング技術等の技術向上
が、これに大きく寄与している。ここで、素子寸
法を比例縮小したとしてもコンタクトホールの開
口技術、位置合せ余裕等により従来技術のままで
は集積度を大巾に向上させることが不可能であ
る。そこで、このコンタクトホールを自己整合的
に形成する方法（Ｓ・Ａ・Ｃ Self Aligned
Contact）として、既にSUNAMIらがSELOCOS
（J.J.A.P.181979，PP.255〜260）という方法を発
表している。これは、高濃度n+多結晶シリコン
と基板（1015〜1016cm3）を低温酸化（700℃）す
ることで、高濃度n+多結晶シリコンには基板よ
り数倍から数十倍の酸化膜が成長される現像を利
用する方法で、酸化膜厚の差を利用して、自己整
合的に、基板上の薄い酸化膜のみエツチングし
て、コンタクトホールを開口する方法である。し
かし、このn+多結晶シリコン上に成長した低温
酸化膜の膜質は、通常の熱酸化膜（シリコン基板
1015〜1016cm-3上の1000℃で形成された酸化膜）
と比較して極端に悪い。例えば熱酸化膜の絶縁破
壊強度は、８〜9MV／cm程度であるのに対して、
n+多結晶シリコン膜上の低温酸化膜（〜700℃）
の絶縁性は１〜2MV／cm程度である。さらに、
弗酸（HF）等の耐エツチング性も極端に悪いた
め、電気的な絶縁性を保持できないことがしばし
ば生ずる。
そこで、これらの諸問題を克服する一手法とし
て、ドライエツチングプロセスがある。その中で
も特にエツチングの際アンガーカツトの起らない
R.I.E（Reactive Ion Etching）技術が最近、用い
られてきている。このR.I.E.技術を上記Ｓ・Ａ・
Ｃに応用する場合、まず、基板上にn+多結晶シ
リコンとCVD酸化膜、窒化膜から成るパターン
を形成後、800℃のウエツト酸化を行う。n+多結
晶シリコンパターン上の窒化膜はオーバーハング
構造になつており、さらにn+多結晶シリコンパ
ターンの側面には、酸化膜3500Åが形成される。
このとき基板には400Å程度の薄い酸化膜が成長
される。そこで、基板上の薄い酸化膜をR.I.E.技
術を使つて除去するわけだが、通常酸化膜エツチ
ングの場合、フレオンガスの反応性イオンを加速
させて、エツチングを行うため、横方向のエツチ
ングが極めて小さい。つまり、オーバーハングの
窒化膜をマスク材として使い、基板の酸化膜をエ
ツチングするため、n+多結晶シリコンの側面に
成長した酸化膜はほとんどエツチングされない。
しかも、オーバーハング直下の基板上に成長した
酸化膜は残り、これが基板とn+多結晶シリコン
との絶縁性を高める役割をはたしている。しか
し、このような利点を有する反面、R.I.E.を使用
する場合、半導体への開孔の際多くのダメージが
発生し、結果として素子の電気特性を劣化させ
る。このダメージには後工程の熱処理あるいはア
ルカリエツチ（KOH）等で除去されない場合が
多い。このダメージ層はシリコン基板表面100〜
200Åに多く発生しており、従来アルカリエツチ
等によつてエツチング除去していた。しかし絶縁
膜縁膜をR.I.E.でエツチングした後、装置の内壁
や電極材料、或いは内壁の付着物に由来する汚染
（重金属）あるいは、ガスエツチヤントによるポ
リマー（有機物）が発生する。特に該ポリマーが
シリコン表面に付着した場合、ダメージ層のエツ
チングは全くなされず、ひいてはO.S.F.
（Oxidition−induced Stacking Faults）の発
生、あるいは、コンタクト抵抗の増大、各半導体
領域間のリーク電流の発生等の原因になる。
て、ドライエツチングプロセスがある。その中で
も特にエツチングの際アンガーカツトの起らない
R.I.E（Reactive Ion Etching）技術が最近、用い
られてきている。このR.I.E.技術を上記Ｓ・Ａ・
Ｃに応用する場合、まず、基板上にn+多結晶シ
リコンとCVD酸化膜、窒化膜から成るパターン
を形成後、800℃のウエツト酸化を行う。n+多結
晶シリコンパターン上の窒化膜はオーバーハング
構造になつており、さらにn+多結晶シリコンパ
ターンの側面には、酸化膜3500Åが形成される。
このとき基板には400Å程度の薄い酸化膜が成長
される。そこで、基板上の薄い酸化膜をR.I.E.技
術を使つて除去するわけだが、通常酸化膜エツチ
ングの場合、フレオンガスの反応性イオンを加速
させて、エツチングを行うため、横方向のエツチ
ングが極めて小さい。つまり、オーバーハングの
窒化膜をマスク材として使い、基板の酸化膜をエ
ツチングするため、n+多結晶シリコンの側面に
成長した酸化膜はほとんどエツチングされない。
しかも、オーバーハング直下の基板上に成長した
酸化膜は残り、これが基板とn+多結晶シリコン
との絶縁性を高める役割をはたしている。しか
し、このような利点を有する反面、R.I.E.を使用
する場合、半導体への開孔の際多くのダメージが
発生し、結果として素子の電気特性を劣化させ
る。このダメージには後工程の熱処理あるいはア
ルカリエツチ（KOH）等で除去されない場合が
多い。このダメージ層はシリコン基板表面100〜
200Åに多く発生しており、従来アルカリエツチ
等によつてエツチング除去していた。しかし絶縁
膜縁膜をR.I.E.でエツチングした後、装置の内壁
や電極材料、或いは内壁の付着物に由来する汚染
（重金属）あるいは、ガスエツチヤントによるポ
リマー（有機物）が発生する。特に該ポリマーが
シリコン表面に付着した場合、ダメージ層のエツ
チングは全くなされず、ひいてはO.S.F.
（Oxidition−induced Stacking Faults）の発
生、あるいは、コンタクト抵抗の増大、各半導体
領域間のリーク電流の発生等の原因になる。
このようなことから前記ポリマーおよび重金属
汚染物を取り除く方法として次のような方法を用
いている。まず、絶縁膜をR.I.E.することによつ
て露出したシリコン基板（コンタクトホール）を
酸素プラズマ雰囲気で処理することによつて特に
前記ポリマーを完全に取り除く。続いて希弗酸に
デイプした後シリコン表面の水キレを確認する。
以上の工程を２〜３回くり返す。その後前記ポリ
マーを完全に除去した後シリコン基板上100〜200
Åに発生しているダメージ層をアルカリエツチ
や、ドライエツチ等の等方エツチングにて、完全
に除去する。
汚染物を取り除く方法として次のような方法を用
いている。まず、絶縁膜をR.I.E.することによつ
て露出したシリコン基板（コンタクトホール）を
酸素プラズマ雰囲気で処理することによつて特に
前記ポリマーを完全に取り除く。続いて希弗酸に
デイプした後シリコン表面の水キレを確認する。
以上の工程を２〜３回くり返す。その後前記ポリ
マーを完全に除去した後シリコン基板上100〜200
Åに発生しているダメージ層をアルカリエツチ
や、ドライエツチ等の等方エツチングにて、完全
に除去する。
以上がR.I.F.によるダメージ層を除去する方法
である。この方法によつて、素子の特性は大巾に
改良されている。しかし、このように、ダメージ
層除去のため、希弗酸デイプを数回使用し、場合
によつては数多く行うことによつて、たとえば前
記n+多結晶シリコンパターンの側面に形成され
たシリコン酸化膜が次第にエツチングされ、最終
的にn+多結晶シリコンが表面に露出してしまう。
このことは、MOS型トランジスタにおいては、
ソース・ゲート間、あるいはゲート・ドレイン間
が電気的シヨートになつてしまう。そのため、従
来においてはn+多結晶シリコンの側面を熱酸化
処理で、シリコン酸化膜を比較的厚く形成してい
た。したがつて当然n+多結晶シリコンパターン
が両側端から熱酸化処理されるため、やせ細り、
特に段差がある部分においては断線することがし
ばしばあつた。又MOS型トランジスタにおいて
は前記n+多結晶シリコンパターンがゲート電極
となるため、上記熱酸化処理によつてゲート幅が
変化し、ひいてはVthの変動をきたす。
である。この方法によつて、素子の特性は大巾に
改良されている。しかし、このように、ダメージ
層除去のため、希弗酸デイプを数回使用し、場合
によつては数多く行うことによつて、たとえば前
記n+多結晶シリコンパターンの側面に形成され
たシリコン酸化膜が次第にエツチングされ、最終
的にn+多結晶シリコンが表面に露出してしまう。
このことは、MOS型トランジスタにおいては、
ソース・ゲート間、あるいはゲート・ドレイン間
が電気的シヨートになつてしまう。そのため、従
来においてはn+多結晶シリコンの側面を熱酸化
処理で、シリコン酸化膜を比較的厚く形成してい
た。したがつて当然n+多結晶シリコンパターン
が両側端から熱酸化処理されるため、やせ細り、
特に段差がある部分においては断線することがし
ばしばあつた。又MOS型トランジスタにおいて
は前記n+多結晶シリコンパターンがゲート電極
となるため、上記熱酸化処理によつてゲート幅が
変化し、ひいてはVthの変動をきたす。
本発明は、かかる問題に鑑みてなされたもの
で、半素子の微細化を可能とし、かつ素子特性を
大巾に改良せしめたMIS型半導体装置の製造方法
を提供しようとするものである。
で、半素子の微細化を可能とし、かつ素子特性を
大巾に改良せしめたMIS型半導体装置の製造方法
を提供しようとするものである。
次に、本発明をMOS型半導体装置の製造に適
用した例について図面を参照して説明する。
用した例について図面を参照して説明する。
実施例 １
〔〕 まず、ｐ型シリコン基板１内にチヤンネ
ルカツト用のp+型不純物層２を形成し、この
上にｐ型シリコン基板１内に埋込まれるように
フイールド酸化膜３を形成した。つづいて、熱
酸化処理してゲート酸化膜となる例えば厚さが
400〜1000Åのシリコン酸化膜４を成長させた
後、閾値制御のためにｐ型不純物、例えばボロ
ンを約５×1011cm-2のドーズ量でイオン注入し
た（第１図ａ図示）。
ルカツト用のp+型不純物層２を形成し、この
上にｐ型シリコン基板１内に埋込まれるように
フイールド酸化膜３を形成した。つづいて、熱
酸化処理してゲート酸化膜となる例えば厚さが
400〜1000Åのシリコン酸化膜４を成長させた
後、閾値制御のためにｐ型不純物、例えばボロ
ンを約５×1011cm-2のドーズ量でイオン注入し
た（第１図ａ図示）。
〔〕 次いで、全面に例えば厚さ3000Åの砒素
ドープしたn+型多結晶シリコン層、例えば厚
さ8000ÅのCVD−SiO2膜を順次堆積した後、
RIEを用いたフオトエツチング技術により
CVD−SiO2膜をパターニングしてCVD−SiO2
膜パターン（第１絶縁膜）５を形成し、更に該
パターン５をマスクとしてRIEによりn+型多結
晶シリコン層をエツチングしてゲート電極６を
形成した。つづいて、CVD−SiO2膜パターン
５及びフイールド酸化膜３をマスクとして砒素
をシリコン酸化膜４を通してｐ型シリコマ基板
１にイオン注入してAsイオン注入層７1，７2
を形成した（第１図ｂ図示）。なお、この砒素
イオン注入を行なう際、前記ゲート電極６〓下
以外のシリコン酸化膜４をエツチング除去した
後、イオン注入を施してもよい。
ドープしたn+型多結晶シリコン層、例えば厚
さ8000ÅのCVD−SiO2膜を順次堆積した後、
RIEを用いたフオトエツチング技術により
CVD−SiO2膜をパターニングしてCVD−SiO2
膜パターン（第１絶縁膜）５を形成し、更に該
パターン５をマスクとしてRIEによりn+型多結
晶シリコン層をエツチングしてゲート電極６を
形成した。つづいて、CVD−SiO2膜パターン
５及びフイールド酸化膜３をマスクとして砒素
をシリコン酸化膜４を通してｐ型シリコマ基板
１にイオン注入してAsイオン注入層７1，７2
を形成した（第１図ｂ図示）。なお、この砒素
イオン注入を行なう際、前記ゲート電極６〓下
以外のシリコン酸化膜４をエツチング除去した
後、イオン注入を施してもよい。
〔〕 次いで、酸化雰囲気中で熱処理してAs
イオン注入層７1，７2を活性化、拡散してn+型
のソース，ドレイン領域８，９を形成した。つ
づいて、全面に例えば厚さ2000ÅのCVD−
SiO2膜１０を堆積した後、該CVD−SiO2膜１
０上に例えば厚さ3000Åの多結晶シリコン層１
１を堆積した（第１図図示）。なお、Asイオン
の注入後にCVD−SiO2膜を堆積した後、酸素
雰囲気中で熱処理を行ない、n+型のソース，
ドレイン領域を形成してもよい。この場合、
n+型多結晶シリコンからなるゲート電極６周
囲にも極めて薄いシリコン酸化膜が成長され
る。
イオン注入層７1，７2を活性化、拡散してn+型
のソース，ドレイン領域８，９を形成した。つ
づいて、全面に例えば厚さ2000ÅのCVD−
SiO2膜１０を堆積した後、該CVD−SiO2膜１
０上に例えば厚さ3000Åの多結晶シリコン層１
１を堆積した（第１図図示）。なお、Asイオン
の注入後にCVD−SiO2膜を堆積した後、酸素
雰囲気中で熱処理を行ない、n+型のソース，
ドレイン領域を形成してもよい。この場合、
n+型多結晶シリコンからなるゲート電極６周
囲にも極めて薄いシリコン酸化膜が成長され
る。
〔〕 次いで、多結晶シリコン層１１を例えば
CC4系のエツチヤントによるRIE法で処理し
た。この時、第１図ｄに示す如くゲート電極６
及びCVD−SiO2膜パターン５の側端部に対応
するCVD−SiO2膜１０上に多結晶シリコン層
（残留パターン）１１が残存した。つづいて、
リンゲツタ処理を施した。この時、アンドープ
の残存多結晶シリコン１１′はn+型残存多結晶
シリコンとなる。ひきつづき、残存n+型多結
晶シリコン１１′をマスクとしてフレオン系の
エツチヤントによるRIE法で処理した。この
時、CVD−SiO2膜１０とシリコン酸化膜４と
が選択的にエツチング除去され、ソース，ドレ
インのコンタクトホール１２，１２が開口され
るとともに、ゲート電極６の側端部にはCVD
−SiO2１０′が残存した（第１図ｅ図示）。
CC4系のエツチヤントによるRIE法で処理し
た。この時、第１図ｄに示す如くゲート電極６
及びCVD−SiO2膜パターン５の側端部に対応
するCVD−SiO2膜１０上に多結晶シリコン層
（残留パターン）１１が残存した。つづいて、
リンゲツタ処理を施した。この時、アンドープ
の残存多結晶シリコン１１′はn+型残存多結晶
シリコンとなる。ひきつづき、残存n+型多結
晶シリコン１１′をマスクとしてフレオン系の
エツチヤントによるRIE法で処理した。この
時、CVD−SiO2膜１０とシリコン酸化膜４と
が選択的にエツチング除去され、ソース，ドレ
インのコンタクトホール１２，１２が開口され
るとともに、ゲート電極６の側端部にはCVD
−SiO2１０′が残存した（第１図ｅ図示）。
〔〕 ついで残存n+型多結晶シリコン１１′を
除去した後、全面に電極材料膜、例えばＡ膜
を真空蒸着し、これをパターニングしてコンタ
クトホール１２，１２を介してソース，ドレイ
ン領域８，９と接続したソース，ドレイン取出
しＡ電極１３，１４を形成してn+チヤンネ
ルMOS型半導体装置を製造した（第１図ｆ図
示）。
除去した後、全面に電極材料膜、例えばＡ膜
を真空蒸着し、これをパターニングしてコンタ
クトホール１２，１２を介してソース，ドレイ
ン領域８，９と接続したソース，ドレイン取出
しＡ電極１３，１４を形成してn+チヤンネ
ルMOS型半導体装置を製造した（第１図ｆ図
示）。
しかして、本発明によればn+型多結晶シリコ
ンからなるゲート電極の側面にソース，ドレイン
の取出しＡ電極１３，１４との絶縁を図るため
熱酸化膜を形成する必要がないので、ゲート電極
６の幅の縮小化を解消でき、所期目的の閾値
（Vth）を有するMOS型半導体装置を得ることが
できる。しかも、n+型多結晶シリコン層のパタ
ーニングにより形成されたゲート電極６の形状を
最終工程まで維持できるため、所期目的の1μm幅
のゲート電極形成が可能となり、ひいては素子の
微細化と共にVthの向上等の素子性能の向上を達
成できる。
ンからなるゲート電極の側面にソース，ドレイン
の取出しＡ電極１３，１４との絶縁を図るため
熱酸化膜を形成する必要がないので、ゲート電極
６の幅の縮小化を解消でき、所期目的の閾値
（Vth）を有するMOS型半導体装置を得ることが
できる。しかも、n+型多結晶シリコン層のパタ
ーニングにより形成されたゲート電極６の形状を
最終工程まで維持できるため、所期目的の1μm幅
のゲート電極形成が可能となり、ひいては素子の
微細化と共にVthの向上等の素子性能の向上を達
成できる。
また、ソース，ドレイン領域８，９の形成後の
熱処理時間を短縮できるため、それら領域８，９
を浅くできる。その結果、チヤンネルカツト用の
p+型不純物層２の再拡散によるソース，ドレイ
ン領域８，９との接触を防止できるため、容量増
大を抑制できる利点を有する。
熱処理時間を短縮できるため、それら領域８，９
を浅くできる。その結果、チヤンネルカツト用の
p+型不純物層２の再拡散によるソース，ドレイ
ン領域８，９との接触を防止できるため、容量増
大を抑制できる利点を有する。
更に、n+型多結晶シリコンからなるゲート電
極６の上面及び側端部を絶縁性の優れたCVD−
SiO2膜パターン５及び残存CVD−SiO2１０′で覆
うことができるため、充分なパツシベーシヨン効
果とゲート耐圧の向上を達成でき、かつプロセス
上の再現性も改善できる。しかも、RIE法により
多結晶シリコン層１１をエツチングしてゲート電
極６及びCVD−SiO2膜パターン５側端部に対応
するCVD−SiO2膜１０上に残存多結晶シリコン
１１′を形成する際、多結晶シリコン層１１の膜
厚によつて残存多結晶シリコン１１′の形状をコ
ントロールできる。その結果、特にRIE法により
n+型多結晶シリコン１１′をマスクとしてCVD−
SiO2膜をエツチングすれば、残存n+型多結晶シ
リコン１１′の形状つまり多結晶シリコン層１１
の膜厚によつてソース，ドレインのコンタクトホ
ール１２，１２の距離を決定できる。したがつ
て、RIE法によるエツチング後においてゲート電
極６は露出しないため、ゲート，ソース間或いは
ゲート・ドレイン間の電気射シヨートを確実に防
止できる。
極６の上面及び側端部を絶縁性の優れたCVD−
SiO2膜パターン５及び残存CVD−SiO2１０′で覆
うことができるため、充分なパツシベーシヨン効
果とゲート耐圧の向上を達成でき、かつプロセス
上の再現性も改善できる。しかも、RIE法により
多結晶シリコン層１１をエツチングしてゲート電
極６及びCVD−SiO2膜パターン５側端部に対応
するCVD−SiO2膜１０上に残存多結晶シリコン
１１′を形成する際、多結晶シリコン層１１の膜
厚によつて残存多結晶シリコン１１′の形状をコ
ントロールできる。その結果、特にRIE法により
n+型多結晶シリコン１１′をマスクとしてCVD−
SiO2膜をエツチングすれば、残存n+型多結晶シ
リコン１１′の形状つまり多結晶シリコン層１１
の膜厚によつてソース，ドレインのコンタクトホ
ール１２，１２の距離を決定できる。したがつ
て、RIE法によるエツチング後においてゲート電
極６は露出しないため、ゲート，ソース間或いは
ゲート・ドレイン間の電気射シヨートを確実に防
止できる。
実施例 ２
（） 前記実施例１の〔〕〜〔〕の工程に
従つてゲート電極６及びCVD−SiO2膜パター
ン５の側端部に対応するCVD−SiO2膜１０上
に残存n+型多結晶シリコン１１′を形成し、こ
の多結晶シリコン膜１１′をマスクとしてフレ
オン系のエツチヤントによるRIE法で処理して
ソース，ドレインのコンタクトホール１２，１
２を開口すると共に、ゲート電極６の側端部に
CVD−SiO2１０′を残存させた（第２図ａ図
示）。なお、この工程ではｐ型シリコン基板１
に実施例１のソース，ドレイン領域より接合深
さが浅く、低濃度のｎ型不純物層１５1，１５2
を形成した。つづいて、残存n+型多結晶シリ
コン１１′をエツチング除去した。この時、第
２図ｂに示す如く残存n+型多結晶シリコン１
１′が除去されると共にコンタクトホール１２，
１２から露出したシリコン基板１のn+型不純
物層１５1，１５2の大部分がエツチング除去さ
れ溝部１６1，１６2が形成された。
従つてゲート電極６及びCVD−SiO2膜パター
ン５の側端部に対応するCVD−SiO2膜１０上
に残存n+型多結晶シリコン１１′を形成し、こ
の多結晶シリコン膜１１′をマスクとしてフレ
オン系のエツチヤントによるRIE法で処理して
ソース，ドレインのコンタクトホール１２，１
２を開口すると共に、ゲート電極６の側端部に
CVD−SiO2１０′を残存させた（第２図ａ図
示）。なお、この工程ではｐ型シリコン基板１
に実施例１のソース，ドレイン領域より接合深
さが浅く、低濃度のｎ型不純物層１５1，１５2
を形成した。つづいて、残存n+型多結晶シリ
コン１１′をエツチング除去した。この時、第
２図ｂに示す如く残存n+型多結晶シリコン１
１′が除去されると共にコンタクトホール１２，
１２から露出したシリコン基板１のn+型不純
物層１５1，１５2の大部分がエツチング除去さ
れ溝部１６1，１６2が形成された。
（） 次いで、全面にアンドープ多結晶シリコ
ン層を堆積した後、全面に砒素をイオン注入し
た。この時、ゲート電極６上のCVD−SiO2膜
５、ゲート電極側端部の残存CVD−SiO2１
０′及びフイールド酸化膜３がマスクとして作
用し、溝部１６1，１６2上のアンドープ多結晶
シリコン層を通して同溝部１６1，１６2下のシ
リコン基板１に砒素がイオン注入された。つづ
いて、熱処理を施してn+型の不純物層１７1，
１７2を形成した。ひきつづき、全面にＡ膜
を真空蒸着し、これをパターニングしてソー
ス，ドレインの取出しＡ電極１３′，１４′を
形成した後、これらＡ電極１３′，１４′をマ
スクとして砒素ドープ多結晶シリコン層をパタ
ーニングして各電極１３′，１４′下に砒素ドー
プ多結晶シリコンパターン１３1，１３2を形成
し、ｎチヤンネルMOS型半導体装置を製造し
た（第２図ｃ図示）。
ン層を堆積した後、全面に砒素をイオン注入し
た。この時、ゲート電極６上のCVD−SiO2膜
５、ゲート電極側端部の残存CVD−SiO2１
０′及びフイールド酸化膜３がマスクとして作
用し、溝部１６1，１６2上のアンドープ多結晶
シリコン層を通して同溝部１６1，１６2下のシ
リコン基板１に砒素がイオン注入された。つづ
いて、熱処理を施してn+型の不純物層１７1，
１７2を形成した。ひきつづき、全面にＡ膜
を真空蒸着し、これをパターニングしてソー
ス，ドレインの取出しＡ電極１３′，１４′を
形成した後、これらＡ電極１３′，１４′をマ
スクとして砒素ドープ多結晶シリコン層をパタ
ーニングして各電極１３′，１４′下に砒素ドー
プ多結晶シリコンパターン１３1，１３2を形成
し、ｎチヤンネルMOS型半導体装置を製造し
た（第２図ｃ図示）。
しかして、上記実施例２によればチヤンネル付
近に位置する浅く低濃度のｎ型不純物層１５1，
１５2と、多結晶シリコンパーーン２０1，２０2
を介してＡ電極１３′，１４′が接触する高濃度
のn+型不純物層１７1，１７2とからなるソース，
ドレイン領域を形成できるため、高速動作と良好
なオーミツク接触を達成し得るｎチヤンネル
MOS型半導体装置を製造できる。
近に位置する浅く低濃度のｎ型不純物層１５1，
１５2と、多結晶シリコンパーーン２０1，２０2
を介してＡ電極１３′，１４′が接触する高濃度
のn+型不純物層１７1，１７2とからなるソース，
ドレイン領域を形成できるため、高速動作と良好
なオーミツク接触を達成し得るｎチヤンネル
MOS型半導体装置を製造できる。
なお、上記実施例１では残存多結晶シリコン１
１′エツチング除去する際、予めインゲツタを行
ない、同時にn+型多結晶シリコンに変換するこ
とによつて、エツチングスピードを増す性質を利
用して選択的にエツチング除去したが、エツチン
グ除去せずにそのまま残してＡ電極等の金属電
極を形成してもよい。また、そのまま残す場合は
表面を熱酸化処理してソース，ゲート間或いはド
レイン・ゲート間の容量を減少させるようにして
もよい。
１′エツチング除去する際、予めインゲツタを行
ない、同時にn+型多結晶シリコンに変換するこ
とによつて、エツチングスピードを増す性質を利
用して選択的にエツチング除去したが、エツチン
グ除去せずにそのまま残してＡ電極等の金属電
極を形成してもよい。また、そのまま残す場合は
表面を熱酸化処理してソース，ゲート間或いはド
レイン・ゲート間の容量を減少させるようにして
もよい。
上記実施例１，２ではゲート電極となるn+型
多結晶シリコン層を堆積と同時に形成したが、こ
れに限らずアンドープ多結晶シリコン層を形成し
た後、As，Ｐイオンの注入或いは拡散を行なつ
てもよい。また、n+型多結晶シリコンの代りに
Mo，Ni，Ｗなどの高融点金属、或いはメタルシ
リサイド、ＡやＡ合金、もしくは不純物ドー
プ非晶質シリコン等の他の導電体材料を用いても
よい。
多結晶シリコン層を堆積と同時に形成したが、こ
れに限らずアンドープ多結晶シリコン層を形成し
た後、As，Ｐイオンの注入或いは拡散を行なつ
てもよい。また、n+型多結晶シリコンの代りに
Mo，Ni，Ｗなどの高融点金属、或いはメタルシ
リサイド、ＡやＡ合金、もしくは不純物ドー
プ非晶質シリコン等の他の導電体材料を用いても
よい。
上記実施例１，２では第２絶縁膜としてCVD
−SiO2膜を用いたが、これに限定されずリン添
加ガラス膜、ボロンリン添加ガラス膜、シリコン
窒化膜等を用いてもよい。
−SiO2膜を用いたが、これに限定されずリン添
加ガラス膜、ボロンリン添加ガラス膜、シリコン
窒化膜等を用いてもよい。
上記実施例では残留パターン材料としてアンド
ープ多結晶シリコンを用いたが、この代りにメタ
ルシリサイド、非晶質シリコン或いはシリコン窒
化膜等の第２絶縁膜に対して選択エツチング性を
有するものを用いることができる。
ープ多結晶シリコンを用いたが、この代りにメタ
ルシリサイド、非晶質シリコン或いはシリコン窒
化膜等の第２絶縁膜に対して選択エツチング性を
有するものを用いることができる。
本発明方法はｎチヤンネルMOS型半導体装置
の製造のみならず、ｐチヤンネルMOS型半導体
装置、MNOS，MAOS等の製造にも同様に適用
できる。
の製造のみならず、ｐチヤンネルMOS型半導体
装置、MNOS，MAOS等の製造にも同様に適用
できる。
以上詳述した如く、本発明によれば素子の微細
化と、Vth等の変動やゲート耐圧の向上を達成で
き、ひいては高集積度で優れた素子特性を有する
MIS型半導体装置の製造方法を提供できるもので
ある。
化と、Vth等の変動やゲート耐圧の向上を達成で
き、ひいては高集積度で優れた素子特性を有する
MIS型半導体装置の製造方法を提供できるもので
ある。
第１図ａ〜ｆは本発明の実施例１におけるｎチ
ヤンネルMOS型半導体装置の製造を示す工程断
面図、第２図ａ〜ｃは本発明の実施例２における
同半導体装置の製造を示す工程断面図である。 １……ｐ型シリコン基板、２……p+型不純物
層、３……フイールド酸化膜、４……シリコン酸
化膜、５……CVD−SiO2膜パターン（第１絶縁
膜）、６……ゲート電極、８……n+型ソース領
域、９……n+型ドレイン領域、１０……CVD−
SiO2膜（第２絶縁膜）、１１……アンドープ多結
晶シリコン層、１１′……残存n+型多結晶シリコ
ン（残留パターン）、１２……コンタクトホール、
１３，１４，１３′１４′……Ａ電極、１５1，
１５2……ｎ型不純物層、１７1，１７2……n+型
不純物層。
ヤンネルMOS型半導体装置の製造を示す工程断
面図、第２図ａ〜ｃは本発明の実施例２における
同半導体装置の製造を示す工程断面図である。 １……ｐ型シリコン基板、２……p+型不純物
層、３……フイールド酸化膜、４……シリコン酸
化膜、５……CVD−SiO2膜パターン（第１絶縁
膜）、６……ゲート電極、８……n+型ソース領
域、９……n+型ドレイン領域、１０……CVD−
SiO2膜（第２絶縁膜）、１１……アンドープ多結
晶シリコン層、１１′……残存n+型多結晶シリコ
ン（残留パターン）、１２……コンタクトホール、
１３，１４，１３′１４′……Ａ電極、１５1，
１５2……ｎ型不純物層、１７1，１７2……n+型
不純物層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、上面が第１絶縁膜で被覆さ
れてなるゲート電極を絶縁層を介して形成する工
程と、このゲート電極を含む全体に第２絶縁膜を
形成する工程と、この第２絶縁膜上に残留パター
ン用材料層を堆積する工程と、この残留パターン
用材料層と前記第２絶縁膜とのエツチング選択比
をとりつつ前記材料層のみを異方性エツチングす
ることにより、前記ゲート電極側端の第２絶縁膜
周囲に残留パターンを形成する工程と、この残留
パターンをマスクとして前記第２絶縁膜を異方性
エツチングするか、該第２絶縁膜下に前記絶縁層
が延在している場合には絶縁層をも異方性エツチ
ングして半導体基板への開孔部を形成する工程と
を具備したことを特徴とするMIS型半導体装置の
製造方法。 ２ 第２絶縁膜が気相成長されたシリコン酸化膜
もしくはシリコン窒化膜からなることを特徴とす
る特許請求の範囲第１項記載のMIS型半導体装置
の製造方法。 ３ ゲート電極が、不純物ドープ多結晶シリコ
ン、不純物ドープ非晶質シリコン、高融点金属、
金属シリサイド、或いはＡもしくはその合金か
ら選択された材料より形成されてなることを特徴
とする特許請求の範囲第１項記載のMIS型半導体
装置の製造方法。 ４ ゲート電極が、アンドープ多結晶シリコンも
しくはアンドープ非晶質シリコンを出発材料と
し、その後の工程により不純物ドープもしくは金
属シリサイド化されたものであることを特徴とす
る特許請求の範囲第１項記載のMIS型半導体装置
の製造方法。 ５ 残留パターンが多結晶シリコンからなること
を特徴とする特許請求の範囲第１項記載のMIS型
半導体装置の製造方法。 ６ 残留パターンが多結晶シリコンからなり、該
パターンをマスクとして第２絶縁膜を少なくとも
異方性エツチングを行つた後、熱酸化してシリコ
ン酸化物に変換することを特徴とする特許請求の
範囲第１項記載のMIS型半導体装置の製造方法。 ７ 残留パターンが不純物ドープ多結晶シリコン
からなり、該パターンをマスクとして第２絶縁膜
を少なくとも異方性エツチングを行つた後、熱酸
化してシリコン酸化物に変換することを特徴とす
る特許請求の範囲第１項記載のMIS型半導体装置
の製造方法。 ８ 残留パターンが耐酸化性絶縁材料からなるこ
とを特徴とする特許請求の範囲第１項記載のMIS
型半導体装置の製造方法。 ９ 残留パターンをマスクとして第２絶縁膜を少
なくとも異方性エツチングを行つた後、エツチン
グにより除去することを特徴とする特許請求の範
囲第１項記載のMIS型半導体装置の製造方法。 １０ 残留パターンに不純物をドープした後エツ
チング除去することを特徴とする特許請求の範囲
第１項記載のMIS型半導体装置の製造方法。 １１ 残留パターンをエツチングにより除去する
際、半導体基板表面に予め設けた該基板と逆導電
型の露出する不純物層もエツチング除去すること
を特徴とする特許請求の範囲第９項または第１０
項記載のMIS型半導体装置の製造方法。 １２ 半導体基板上に、上面が第１絶縁膜で被覆
されたゲート電極を絶縁膜を介して形成した後、
該ゲート電極をマスクとして前記半導体基板に該
基板と逆導電型の不純物層を形成することを特徴
とする特許請求の範囲第１項記載のMIS型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128452A JPS5830161A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128452A JPS5830161A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830161A JPS5830161A (ja) | 1983-02-22 |
| JPH0547980B2 true JPH0547980B2 (ja) | 1993-07-20 |
Family
ID=14985053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128452A Granted JPS5830161A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830161A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145572A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 半導体装置およびその製造方法 |
| JP2574816B2 (ja) * | 1987-10-27 | 1997-01-22 | 住友ゴム工業 株式会社 | 安全タイヤ |
| JP2765976B2 (ja) * | 1989-08-18 | 1998-06-18 | 沖電気工業株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
-
1981
- 1981-08-17 JP JP56128452A patent/JPS5830161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5830161A (ja) | 1983-02-22 |
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