JPH0437580B2 - - Google Patents
Info
- Publication number
- JPH0437580B2 JPH0437580B2 JP56084599A JP8459981A JPH0437580B2 JP H0437580 B2 JPH0437580 B2 JP H0437580B2 JP 56084599 A JP56084599 A JP 56084599A JP 8459981 A JP8459981 A JP 8459981A JP H0437580 B2 JPH0437580 B2 JP H0437580B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polycrystalline silicon
- layer
- type
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
Landscapes
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の微細化もしくは、性能向
上を達成した半導体装置の製造方法に関する。
上を達成した半導体装置の製造方法に関する。
近年、半導体装置、特に半導体集積回路の進歩
は著しく、微細加工技術（フオトエツチング）、
イオン注入技術、エツチング技術等の技術向上
が、これに大きく寄与している。ここで、素子寸
法を比例縮小したとしてもコンタクトホールの開
口技術、位置合せ余裕等により従来技術のままで
は集積度を大巾に向上させることが不可能であ
る。そこで、このコンタクトホールを自己整合的
に形成する方法（S.A.C Self Aligned Contact）
として、既にSUNAMIらがSELOCOS（J.J.A.
P.18 1979，PP.255〜260）という方法を発表し
ている。これは、高濃度n+多結晶シリコンと基
板（1015〜1016cm3）を低温酸化（700℃）するこ
とで、高濃度n+多結晶シリコンには基板よりも
数倍から数十倍の酸化膜が成長される現像を利用
する方法で、酸化膜厚の差を利用して、自己整合
的に、基板上の薄い酸化膜のみをエツチングし
て、コンタクトホールを開口する方法である。し
かし、このn+多結晶シリコン上に成長した低温
酸化膜の膜質は、通常の熱酸化膜（シリコン基板
1015〜1016cm-3上の1000℃で形成された酸化膜）
と比較して極端に悪い。例えば熱酸化膜の絶縁破
壊強度は、８〜9MV／cm程度であるのに対して、
n+多結晶シリコン膜上の低温酸化膜（〜700℃）
の絶縁性は１〜2MV／cm程度である。さらに、
弗酸（HF）等の耐エツチング性も極端に悪いた
め、電気的な絶縁性を保持できないことがしばし
ば生ずる。
は著しく、微細加工技術（フオトエツチング）、
イオン注入技術、エツチング技術等の技術向上
が、これに大きく寄与している。ここで、素子寸
法を比例縮小したとしてもコンタクトホールの開
口技術、位置合せ余裕等により従来技術のままで
は集積度を大巾に向上させることが不可能であ
る。そこで、このコンタクトホールを自己整合的
に形成する方法（S.A.C Self Aligned Contact）
として、既にSUNAMIらがSELOCOS（J.J.A.
P.18 1979，PP.255〜260）という方法を発表し
ている。これは、高濃度n+多結晶シリコンと基
板（1015〜1016cm3）を低温酸化（700℃）するこ
とで、高濃度n+多結晶シリコンには基板よりも
数倍から数十倍の酸化膜が成長される現像を利用
する方法で、酸化膜厚の差を利用して、自己整合
的に、基板上の薄い酸化膜のみをエツチングし
て、コンタクトホールを開口する方法である。し
かし、このn+多結晶シリコン上に成長した低温
酸化膜の膜質は、通常の熱酸化膜（シリコン基板
1015〜1016cm-3上の1000℃で形成された酸化膜）
と比較して極端に悪い。例えば熱酸化膜の絶縁破
壊強度は、８〜9MV／cm程度であるのに対して、
n+多結晶シリコン膜上の低温酸化膜（〜700℃）
の絶縁性は１〜2MV／cm程度である。さらに、
弗酸（HF）等の耐エツチング性も極端に悪いた
め、電気的な絶縁性を保持できないことがしばし
ば生ずる。
そこで、これらの諸問題を克服する一手法とし
て、ドライエツチングプロセスがある。その中で
も特にエツチングの際アンダーカツトの起らない
R.I.E.（Reactive Ion Etching）技術が最近、用
いられてきている。このR.I.E.技術を上記S.A.C
に応用する場合、まず、基板上にn+多結晶シリ
コンとCVD酸化膜、窒化膜から成るパターンを
形成後、800℃のウエツト酸化を行う。n+多結晶
シリコンパターン上の窒化膜はオーバーハング構
造になつており、さらにn+多結晶シリコンパタ
ーンの側面には、酸化膜3500Åが形成される。こ
のとき基板には400Å程度の薄い酸化膜が成長さ
れる。そこで、基板上の薄い酸化膜をR.I.E.技術
を使つて除去するわけだが、通常酸化膜エツチン
グの場合、フレオンガスの反応性イオンを加速さ
せて、エツチングを行うため、横方向のエツチン
グが極めて小さい。つまり、オーバハングの窒化
膜をマスク材として使い、基板の酸化膜をエツチ
ングするため、n+多結晶シリコンの側面に成長
した酸化膜はほとんどエツチングされない。しか
も、オーバハング直下の基板上に成長した酸化膜
は残り、これが基板とn+多結晶シリコンとの絶
縁性を高める役割をはたしている。しかし、この
ような利点を有する反面、R.I.E.を使用する場
合、半導体への開孔の際多くのダメージが発生
し、結果として素子の電気特性を劣化させる。こ
のダメージには後工程の熱処理あるいはアルカリ
エツチ（KOH）等で除去されない場合が多い。
又、半導体への開孔時に装置の内壁や電極材料、
或いは内壁の付着物に由来する汚染（重金属等）
等があり、これらが素子の特性を大巾に低下させ
ることが分つた。こうした状態を第１図に示す。
なお、第１図中の１はn+型埋込み半導体層、２
はｎ型エピタキシヤル層、３はｐ型半導体層（内
部ベース）、４1はp+型半導体層（外部ベース）、
５1はn+型多結晶シリコンパターン、６はCVD−
SiO2膜、７はシリコン窒化膜、８1は酸化膜、９
はRIEにより生成された欠陥部、１０1はn+型半
導体層（エミツタ）である。このような状態後、
これら汚染や電気的ダメージを取り除かないで熱
酸化等を行なうと、O.S.F（Oxidation−induced
Stacking Faults）等が発生し、かつコンタクト
抵抗が増大する等の欠点を招く。
て、ドライエツチングプロセスがある。その中で
も特にエツチングの際アンダーカツトの起らない
R.I.E.（Reactive Ion Etching）技術が最近、用
いられてきている。このR.I.E.技術を上記S.A.C
に応用する場合、まず、基板上にn+多結晶シリ
コンとCVD酸化膜、窒化膜から成るパターンを
形成後、800℃のウエツト酸化を行う。n+多結晶
シリコンパターン上の窒化膜はオーバーハング構
造になつており、さらにn+多結晶シリコンパタ
ーンの側面には、酸化膜3500Åが形成される。こ
のとき基板には400Å程度の薄い酸化膜が成長さ
れる。そこで、基板上の薄い酸化膜をR.I.E.技術
を使つて除去するわけだが、通常酸化膜エツチン
グの場合、フレオンガスの反応性イオンを加速さ
せて、エツチングを行うため、横方向のエツチン
グが極めて小さい。つまり、オーバハングの窒化
膜をマスク材として使い、基板の酸化膜をエツチ
ングするため、n+多結晶シリコンの側面に成長
した酸化膜はほとんどエツチングされない。しか
も、オーバハング直下の基板上に成長した酸化膜
は残り、これが基板とn+多結晶シリコンとの絶
縁性を高める役割をはたしている。しかし、この
ような利点を有する反面、R.I.E.を使用する場
合、半導体への開孔の際多くのダメージが発生
し、結果として素子の電気特性を劣化させる。こ
のダメージには後工程の熱処理あるいはアルカリ
エツチ（KOH）等で除去されない場合が多い。
又、半導体への開孔時に装置の内壁や電極材料、
或いは内壁の付着物に由来する汚染（重金属等）
等があり、これらが素子の特性を大巾に低下させ
ることが分つた。こうした状態を第１図に示す。
なお、第１図中の１はn+型埋込み半導体層、２
はｎ型エピタキシヤル層、３はｐ型半導体層（内
部ベース）、４1はp+型半導体層（外部ベース）、
５1はn+型多結晶シリコンパターン、６はCVD−
SiO2膜、７はシリコン窒化膜、８1は酸化膜、９
はRIEにより生成された欠陥部、１０1はn+型半
導体層（エミツタ）である。このような状態後、
これら汚染や電気的ダメージを取り除かないで熱
酸化等を行なうと、O.S.F（Oxidation−induced
Stacking Faults）等が発生し、かつコンタクト
抵抗が増大する等の欠点を招く。
本発明は上記問題点を解消するためになされた
もので、RIE等による半導体基板の電気的ダメー
ジや汚染等を防止し、素子特性の低下を招くこと
なく、微細化を達成した半導体装置の製造方法を
提供しようとするものである。
もので、RIE等による半導体基板の電気的ダメー
ジや汚染等を防止し、素子特性の低下を招くこと
なく、微細化を達成した半導体装置の製造方法を
提供しようとするものである。
次に、本発明をnpn型バイポーラトランジスタ
に適用した例（実施例１）について第２図ａ〜
ｅ、第３図、第４図を参照して、I2Ｌに適用した
例（実施例２）について第５図ａ〜ｆ、第６図、
第７図を参照して、MOS型トランジスタに適用
した例（実施例３）について第８図ａ〜ｆを参照
して、説明する。
に適用した例（実施例１）について第２図ａ〜
ｅ、第３図、第４図を参照して、I2Ｌに適用した
例（実施例２）について第５図ａ〜ｆ、第６図、
第７図を参照して、MOS型トランジスタに適用
した例（実施例３）について第８図ａ〜ｆを参照
して、説明する。
実施例 １
まず、n+型半導体層１にｎ型エピタキシヤル
層２（シリコン基板）を成長させ、この基板２に
ボロンのイオン注入等によりｐ型半導体層（内部
ベース）３を埋め込み形成する。つづいて、シリ
コン基板２上に、導電体パターン例えば高濃度
n+（砒素ドープ）多結晶シリコン５1（厚さ2000
Å）と、CVD法で形成した厚さ例えば1500Åの
酸化膜６、及び厚さ例えば2000Åの窒化膜７から
成るパターンを形成する〔第２図ａ図示〕。次に
900℃の温度下でウエツト酸化を行い、シリコン
基板２には厚さ1000Å，n+多結晶シリコンパタ
ーン５1の側面には厚さ3500Å程度の熱酸化膜８
１，８2を形成する。この場合、n+多結晶シリコン
パターン５1の側面には、基板と接触している部
分の熱酸化膜８1が少なく成長し、いわゆる窒化
膜７と熱酸化膜８1のオーバハング構造となる。
そして、この熱酸化処理によつて、n+多結晶シ
リコン５1から基板中のｐ層３へn+型不純物拡散
が行われ、n+層が形成される。このｐ層３を内
部ベース層、n+層１０1をエミツタ層とし、n+型
多結晶シリコン５1は、そのままエミツタ引き出
し配線として使用する。その後高濃度p+イオン
注入を行い、アニールを行つてp+層（外部ベー
ス）４1を形成する。また該p+イオン注入は、窒
化膜７とCVD酸化膜６、n+多結晶シリコン５1が
マスク材となり、自己整合的に半導体層２，３中
に形成される。次にアンドープ多結晶シリコン１
１1を厚さ、例えば4000Åで堆積する〔第２図ｂ
図示〕。多結晶シリコンの堆積には、通常減圧
（LP）と常圧CVD法があるが、LP−CVDの方が
段差に強く、ステツプカバーレツジ（まわり込
み）が良く、段切れが起こりにくいことが一般に
知られている。そのため、オーバーハング構造で
も均一性良くアンドープ多結晶シリコンが堆積可
能である。次に、この状態で異方性エツチング例
えばR.I.Eを施す。R.I.Eによつて、アンドープ多
結晶シリコンが異方性エツチングされるから、第
２図ｃのようにオーバーハング直下のアンドープ
多結晶シリコン１１1はエツチングされずに残る。
通常R.I.Eを使用する場合の多結晶シリコンのエ
ツチヤントは、CCl4＋O2のガスを用いる。この
エツチヤントによる酸化膜８2と多結晶シリコン
１１1とのエツチング比は多結晶シリコンの方が
十数倍も速いことから、アンドープ多結晶シリコ
ンのエツチングが終了したとき、p+層４1上の酸
化膜８2は残る。その後残された該酸化膜８2を弗
化アンモン等でエツチングする。この場合、R.I.
Eで自己整合的に形成した残留パターンであるア
ンドープ多結晶シリコン１１2がn+多結晶シリコ
ンパターンの側面に成長した酸化膜８1をマスキ
ングするため、上記酸化膜８1はほとんどエツチ
ングされない。この様子を第２図ｄに示す。その
後、160℃の熱リン酸等で、窒化膜７を除去し、
電極膜１２を形成することでダブルベース構造を
持つ微細で高性能なnpn型バイポーラトランジス
タが形成できた〔第２図ｅ、第３図及び第４図図
示〕。なお、第３図は第２図ｅを含むnpn型バイ
ポーラトランジスタを示す平面図、第４図は第３
図のＸ−X′線に沿う断面図である。第３図中の
１０3はn+型半導体層（コレクタ取出し領域）、第
４図中の１３1は酸化膜分離層、２０はp+アイソ
レーシヨンである。
層２（シリコン基板）を成長させ、この基板２に
ボロンのイオン注入等によりｐ型半導体層（内部
ベース）３を埋め込み形成する。つづいて、シリ
コン基板２上に、導電体パターン例えば高濃度
n+（砒素ドープ）多結晶シリコン５1（厚さ2000
Å）と、CVD法で形成した厚さ例えば1500Åの
酸化膜６、及び厚さ例えば2000Åの窒化膜７から
成るパターンを形成する〔第２図ａ図示〕。次に
900℃の温度下でウエツト酸化を行い、シリコン
基板２には厚さ1000Å，n+多結晶シリコンパタ
ーン５1の側面には厚さ3500Å程度の熱酸化膜８
１，８2を形成する。この場合、n+多結晶シリコン
パターン５1の側面には、基板と接触している部
分の熱酸化膜８1が少なく成長し、いわゆる窒化
膜７と熱酸化膜８1のオーバハング構造となる。
そして、この熱酸化処理によつて、n+多結晶シ
リコン５1から基板中のｐ層３へn+型不純物拡散
が行われ、n+層が形成される。このｐ層３を内
部ベース層、n+層１０1をエミツタ層とし、n+型
多結晶シリコン５1は、そのままエミツタ引き出
し配線として使用する。その後高濃度p+イオン
注入を行い、アニールを行つてp+層（外部ベー
ス）４1を形成する。また該p+イオン注入は、窒
化膜７とCVD酸化膜６、n+多結晶シリコン５1が
マスク材となり、自己整合的に半導体層２，３中
に形成される。次にアンドープ多結晶シリコン１
１1を厚さ、例えば4000Åで堆積する〔第２図ｂ
図示〕。多結晶シリコンの堆積には、通常減圧
（LP）と常圧CVD法があるが、LP−CVDの方が
段差に強く、ステツプカバーレツジ（まわり込
み）が良く、段切れが起こりにくいことが一般に
知られている。そのため、オーバーハング構造で
も均一性良くアンドープ多結晶シリコンが堆積可
能である。次に、この状態で異方性エツチング例
えばR.I.Eを施す。R.I.Eによつて、アンドープ多
結晶シリコンが異方性エツチングされるから、第
２図ｃのようにオーバーハング直下のアンドープ
多結晶シリコン１１1はエツチングされずに残る。
通常R.I.Eを使用する場合の多結晶シリコンのエ
ツチヤントは、CCl4＋O2のガスを用いる。この
エツチヤントによる酸化膜８2と多結晶シリコン
１１1とのエツチング比は多結晶シリコンの方が
十数倍も速いことから、アンドープ多結晶シリコ
ンのエツチングが終了したとき、p+層４1上の酸
化膜８2は残る。その後残された該酸化膜８2を弗
化アンモン等でエツチングする。この場合、R.I.
Eで自己整合的に形成した残留パターンであるア
ンドープ多結晶シリコン１１2がn+多結晶シリコ
ンパターンの側面に成長した酸化膜８1をマスキ
ングするため、上記酸化膜８1はほとんどエツチ
ングされない。この様子を第２図ｄに示す。その
後、160℃の熱リン酸等で、窒化膜７を除去し、
電極膜１２を形成することでダブルベース構造を
持つ微細で高性能なnpn型バイポーラトランジス
タが形成できた〔第２図ｅ、第３図及び第４図図
示〕。なお、第３図は第２図ｅを含むnpn型バイ
ポーラトランジスタを示す平面図、第４図は第３
図のＸ−X′線に沿う断面図である。第３図中の
１０3はn+型半導体層（コレクタ取出し領域）、第
４図中の１３1は酸化膜分離層、２０はp+アイソ
レーシヨンである。
このように、本発明によれば酸化膜８2は、ア
ンドープ多結晶シリコン１１2をマスクとして通
常使用されている弗化アンモン等のエツチヤント
で選択的に除去され、しかも前記アンドープ多結
晶シリコン１１2で周囲を被われている酸化膜８1
はほとんどエツチングされることなく、自己整合
的に形成される。そのため、金属電極によるベー
ス・エミツタ間の電気的接触（シヨート）は、
500℃シンター後でも全くなかつた。しかもR.I.E
による電気的ダメージおよび重金属汚染等は皆無
であり、低電流領域での電流増幅率hFEの劣化、
あるいは、ベースコンタクト抵抗の増大、さらに
O.S.Fの発生等は、ほとんど無かつた。ゆえにベ
ース．コンタクトホールの端とエミツタ層の位置
関係を最小とした微細で、高性能な半導体装置を
得ることができた。特にベース層４1の表面には、
導電性の優れた金属電極１２が被つており、その
ため、ベース抵抗を下げることができ、利得帯域
幅積Tを大きくできる。
ンドープ多結晶シリコン１１2をマスクとして通
常使用されている弗化アンモン等のエツチヤント
で選択的に除去され、しかも前記アンドープ多結
晶シリコン１１2で周囲を被われている酸化膜８1
はほとんどエツチングされることなく、自己整合
的に形成される。そのため、金属電極によるベー
ス・エミツタ間の電気的接触（シヨート）は、
500℃シンター後でも全くなかつた。しかもR.I.E
による電気的ダメージおよび重金属汚染等は皆無
であり、低電流領域での電流増幅率hFEの劣化、
あるいは、ベースコンタクト抵抗の増大、さらに
O.S.Fの発生等は、ほとんど無かつた。ゆえにベ
ース．コンタクトホールの端とエミツタ層の位置
関係を最小とした微細で、高性能な半導体装置を
得ることができた。特にベース層４1の表面には、
導電性の優れた金属電極１２が被つており、その
ため、ベース抵抗を下げることができ、利得帯域
幅積Tを大きくできる。
実施例 ２
まず、高濃度n+層１が埋込まれたｎ型エピタ
キシヤル層２の中に、酸化膜カラー１３2を形成
し、その後前記ｎ型エピタキシヤル層２の表面を
4000Å酸化し、酸化膜パターン８3を形成する
〔第５図ａ図示〕。その後、選択的に、低濃度のボ
ロンｐを高加速度エネルギー（200〜300KeV）
にてインプラし、I2Ｌのｐベース３をｎ型エピタ
キシヤル層２の中へ形成する。次に、高濃度n+
型不純物がドーピングされた多結晶シリコン層５
２を2000Å厚さで堆積後、さらにその上にCVD法
で形成した酸化膜６を厚さ1500Å、窒化膜７を厚
さ3000Åで堆積形成する。その後n+型多結晶シ
リコン５2、CVD酸化膜６、さらに窒化膜７を選
択的に、エツチングして、それぞれパターニング
形成する。（場合によつて、多少CVD酸化膜６を
少々エツチングしても良い）〔第５図ｂ図示〕。次
に900℃のウエツト酸化を行つて、n+型多結晶シ
リコンパターン５2の側面に3500Å、さらにｎ型
エピタキシヤル層２の表面には1000Å程度の熱酸
化膜８2，８3を形成する。この熱処理において、
n+型多結晶シリコン中からn+型不純物がｐベー
ス３まで拡散し、n+層１０2（コレクタ）を形成
する。その後、インプラで、自己整合的にインジ
エクタ４2、外部ベース（p+ベース）４1を形成
し、全面5000Åのアンドープ多結晶シリコン１１
１を堆積させる〔第５図ｃ図示〕。そして、RIEを
行い、該アンドープ多結晶シリコン１１2を第５
図ｄのように残す。次に、該アンドープ多結晶シ
リコンをマスクに酸化膜８2を自己整合的にエツ
チングして、ベースコンタクトホールを開孔する
〔第５図ｅ図示〕。その後、窒化膜７をエツチング
除去し、エミツタ，コレクタのコンタクトホール
を開孔し、金属電極１２，１２を形成してI2Ｌを
製造する〔第５図ｆ，第６図及び第７図図示〕。
なお、第６図は第５図ｆの平面図、第７図は第６
図のＹ−Y′線に沿う断面図である。
キシヤル層２の中に、酸化膜カラー１３2を形成
し、その後前記ｎ型エピタキシヤル層２の表面を
4000Å酸化し、酸化膜パターン８3を形成する
〔第５図ａ図示〕。その後、選択的に、低濃度のボ
ロンｐを高加速度エネルギー（200〜300KeV）
にてインプラし、I2Ｌのｐベース３をｎ型エピタ
キシヤル層２の中へ形成する。次に、高濃度n+
型不純物がドーピングされた多結晶シリコン層５
２を2000Å厚さで堆積後、さらにその上にCVD法
で形成した酸化膜６を厚さ1500Å、窒化膜７を厚
さ3000Åで堆積形成する。その後n+型多結晶シ
リコン５2、CVD酸化膜６、さらに窒化膜７を選
択的に、エツチングして、それぞれパターニング
形成する。（場合によつて、多少CVD酸化膜６を
少々エツチングしても良い）〔第５図ｂ図示〕。次
に900℃のウエツト酸化を行つて、n+型多結晶シ
リコンパターン５2の側面に3500Å、さらにｎ型
エピタキシヤル層２の表面には1000Å程度の熱酸
化膜８2，８3を形成する。この熱処理において、
n+型多結晶シリコン中からn+型不純物がｐベー
ス３まで拡散し、n+層１０2（コレクタ）を形成
する。その後、インプラで、自己整合的にインジ
エクタ４2、外部ベース（p+ベース）４1を形成
し、全面5000Åのアンドープ多結晶シリコン１１
１を堆積させる〔第５図ｃ図示〕。そして、RIEを
行い、該アンドープ多結晶シリコン１１2を第５
図ｄのように残す。次に、該アンドープ多結晶シ
リコンをマスクに酸化膜８2を自己整合的にエツ
チングして、ベースコンタクトホールを開孔する
〔第５図ｅ図示〕。その後、窒化膜７をエツチング
除去し、エミツタ，コレクタのコンタクトホール
を開孔し、金属電極１２，１２を形成してI2Ｌを
製造する〔第５図ｆ，第６図及び第７図図示〕。
なお、第６図は第５図ｆの平面図、第７図は第６
図のＹ−Y′線に沿う断面図である。
このようにして形成したI2Ｌは、ベース・コレ
クタ間の位置合せ余裕を必要としないため素子の
微細化が可能であり、かつ、ベース・コレクタ接
合面積とベース・エミツタ接合面積比を１に近づ
けることを可能としているためI2Ｌの上方向電流
増幅率βupを大きくでき、スイツチングスピード
を向上させることができる。そして各ベース
（p+ベース）上には金属電極によつて接続されて
いるため、特にインジエクタから遠い（fan−out
が大きい）ゲートでもベース抵抗の影響を受け
ず、高集積度で高速動作可能なI2Ｌ−LSIが可能
である。
クタ間の位置合せ余裕を必要としないため素子の
微細化が可能であり、かつ、ベース・コレクタ接
合面積とベース・エミツタ接合面積比を１に近づ
けることを可能としているためI2Ｌの上方向電流
増幅率βupを大きくでき、スイツチングスピード
を向上させることができる。そして各ベース
（p+ベース）上には金属電極によつて接続されて
いるため、特にインジエクタから遠い（fan−out
が大きい）ゲートでもベース抵抗の影響を受け
ず、高集積度で高速動作可能なI2Ｌ−LSIが可能
である。
実施例 ３
まずｐ型基板１５内にチヤンネルカツト用の
p+型層１６を形成し、その上にｐ型基板内に埋
込むように酸化膜１３を形成した、半導体基板１
５の表面にゲート酸化膜１４を400Å程度成長さ
せる。その後ゲート電極となるn+型不純物ドー
プの多結晶シリコン５3を3000Å厚さで堆積させ
る。さらにCVD酸化膜６を1500Å、窒化膜７を
1000Å厚さで堆積させ、該n+型多結晶シリコン
５3、CVD酸化膜６、窒化膜７を選択的にパター
ニングする〔第８図ａ図示〕。その後n+多結晶シ
リコンパターン５3が存在しない部分の酸化膜１
４とCVD酸化膜６の一部をエツチング除去する。
こうすることによつて、n+多結晶シリコンパタ
ーンに対しては、窒化膜７だけのオーバーハング
となる。その後800℃のウエツト酸化を行う。n+
多結晶シリコン５3には、3000Åの酸化膜８1が成
長し、ｐ型半導体基板１５上にはきわめて薄い
500Å程度の酸化膜８2が成長する。その後高濃度
砒素又は燐等をインプラし、熱処理を行うことで
自動的にソース領域であるn+層１７と、ドレイ
ン領域のn+層１８が形成される〔第８図ｂ図
示〕。ｐ型基板に対して、酸化膜８1と窒化膜７に
被われた、オーバーハング構造を持つ、n+型多
結晶シリコンパターンが形成された。次に、全面
にアンドープの多結晶シリコン１１1を4000Å堆
積させる〔第８図ｃ図示〕。該アンドープ多結晶
シリコン１１1は、L.P.−CVD法にて堆積したた
め、たとえオーバーハング構造の部分でも均一良
く堆積することが可能である。その後、R.I.E技
術でアンドープ多結晶シリコン層１１1を除去す
る。しかし、オーバーハング直下に存在するアン
ドープ多結晶シリコン１１2は酸化膜８1を被うよ
うに残る〔第８図ｄ図示〕。通常多結晶シリコン
のドライエツチングには、CCl4＋O2が使用され
る。このエツチヤントによる酸化膜のエツチング
レートは多結晶シリコンの1/10以下であるため、
多結晶シリコン１１1のR.I.Eは、酸化膜８2でス
トツプする。ゆえに、R.I.Eによる汚染や電気的
ダメージは、前記酸化膜８2によつて、ストツプ
され、ソース・ゲートあるいは、ドレイン・ゲー
ト間領域への影響を防いでいる。次に、全面弗化
アンモンデイツプを行い酸化膜８2をエツチング
除去する〔第８図ｅ図示〕。このとき一緒にR.I.E
時の汚染等が除去される。又、該酸化膜８2の膜
厚は500Åと比較的薄いため、ウエツトエツチン
グ（等方エツチング）でのアンダーカツトが生じ
ても何ら問題はない。しかも酸化膜８1は、弗化
アンモン等のエツチヤントにほとんどエツチング
されないアンドープ多結晶シリコン１１2に被わ
れているため、これもまたエツチングされず、そ
のため金属電極によるソース・ゲートあるいはド
レイン・ゲート間のシヨートは全く起らない。こ
のようにソース・ドレイン領域のコンタクトホー
ルをフオトエツチング技術の合せをすることなし
に（自己整合的に）コンタクトホールを開孔でき
た。次にその上に金属電極１２を1μｍ被着後各
電極分離を行つて、MOS型半導体装置を完成し
た〔第８図ｆ図示〕。
p+型層１６を形成し、その上にｐ型基板内に埋
込むように酸化膜１３を形成した、半導体基板１
５の表面にゲート酸化膜１４を400Å程度成長さ
せる。その後ゲート電極となるn+型不純物ドー
プの多結晶シリコン５3を3000Å厚さで堆積させ
る。さらにCVD酸化膜６を1500Å、窒化膜７を
1000Å厚さで堆積させ、該n+型多結晶シリコン
５3、CVD酸化膜６、窒化膜７を選択的にパター
ニングする〔第８図ａ図示〕。その後n+多結晶シ
リコンパターン５3が存在しない部分の酸化膜１
４とCVD酸化膜６の一部をエツチング除去する。
こうすることによつて、n+多結晶シリコンパタ
ーンに対しては、窒化膜７だけのオーバーハング
となる。その後800℃のウエツト酸化を行う。n+
多結晶シリコン５3には、3000Åの酸化膜８1が成
長し、ｐ型半導体基板１５上にはきわめて薄い
500Å程度の酸化膜８2が成長する。その後高濃度
砒素又は燐等をインプラし、熱処理を行うことで
自動的にソース領域であるn+層１７と、ドレイ
ン領域のn+層１８が形成される〔第８図ｂ図
示〕。ｐ型基板に対して、酸化膜８1と窒化膜７に
被われた、オーバーハング構造を持つ、n+型多
結晶シリコンパターンが形成された。次に、全面
にアンドープの多結晶シリコン１１1を4000Å堆
積させる〔第８図ｃ図示〕。該アンドープ多結晶
シリコン１１1は、L.P.−CVD法にて堆積したた
め、たとえオーバーハング構造の部分でも均一良
く堆積することが可能である。その後、R.I.E技
術でアンドープ多結晶シリコン層１１1を除去す
る。しかし、オーバーハング直下に存在するアン
ドープ多結晶シリコン１１2は酸化膜８1を被うよ
うに残る〔第８図ｄ図示〕。通常多結晶シリコン
のドライエツチングには、CCl4＋O2が使用され
る。このエツチヤントによる酸化膜のエツチング
レートは多結晶シリコンの1/10以下であるため、
多結晶シリコン１１1のR.I.Eは、酸化膜８2でス
トツプする。ゆえに、R.I.Eによる汚染や電気的
ダメージは、前記酸化膜８2によつて、ストツプ
され、ソース・ゲートあるいは、ドレイン・ゲー
ト間領域への影響を防いでいる。次に、全面弗化
アンモンデイツプを行い酸化膜８2をエツチング
除去する〔第８図ｅ図示〕。このとき一緒にR.I.E
時の汚染等が除去される。又、該酸化膜８2の膜
厚は500Åと比較的薄いため、ウエツトエツチン
グ（等方エツチング）でのアンダーカツトが生じ
ても何ら問題はない。しかも酸化膜８1は、弗化
アンモン等のエツチヤントにほとんどエツチング
されないアンドープ多結晶シリコン１１2に被わ
れているため、これもまたエツチングされず、そ
のため金属電極によるソース・ゲートあるいはド
レイン・ゲート間のシヨートは全く起らない。こ
のようにソース・ドレイン領域のコンタクトホー
ルをフオトエツチング技術の合せをすることなし
に（自己整合的に）コンタクトホールを開孔でき
た。次にその上に金属電極１２を1μｍ被着後各
電極分離を行つて、MOS型半導体装置を完成し
た〔第８図ｆ図示〕。
なお、上記各実施例では導電体パターン５1，
５2，５3自体の熱酸化によりその側端部に第２絶
縁膜を形成したが、これに限定されない。例えば
上面に第１絶縁膜で被覆されてなる導電体パター
ン形成後、全体上にCVD法でSiO2膜等を堆積し、
ひきつづき残留パターン用材料層（多結晶シリコ
ン層等）を設けてから異方性エツチングしてもよ
い。このようにすると、導電体パターン自体への
酸化膜くい込みもなく、更に微細化が可能とな
り、1μｍ幅のデバイスも既に作製することがで
きた。
５2，５3自体の熱酸化によりその側端部に第２絶
縁膜を形成したが、これに限定されない。例えば
上面に第１絶縁膜で被覆されてなる導電体パター
ン形成後、全体上にCVD法でSiO2膜等を堆積し、
ひきつづき残留パターン用材料層（多結晶シリコ
ン層等）を設けてから異方性エツチングしてもよ
い。このようにすると、導電体パターン自体への
酸化膜くい込みもなく、更に微細化が可能とな
り、1μｍ幅のデバイスも既に作製することがで
きた。
また、上記各実施例では残留パターンの形成後
残留パターンを半導体基板への開孔のためのエツ
チングマスクの一部として利用したが、これに限
定されず、例えば同残留パターンを半導体基板へ
のイオン注入マスクの一部とし利用してもよい。
このようにすれば、半導体基板に導電体パターン
に対して自己整合となる不純物領域を形成でき
る。
残留パターンを半導体基板への開孔のためのエツ
チングマスクの一部として利用したが、これに限
定されず、例えば同残留パターンを半導体基板へ
のイオン注入マスクの一部とし利用してもよい。
このようにすれば、半導体基板に導電体パターン
に対して自己整合となる不純物領域を形成でき
る。
更に上記実施例におけるｎ型とｐ型は全て逆で
もよい。
もよい。
本発明は上記実施例の如くバイポーラ型或いは
MOS型の半導体装置の製造のみならず、例えば
S.A.Cを使つた静電誘導トランジスタ或いはシヨ
ツトキーTTL等の製造にも同様に適用できる。
MOS型の半導体装置の製造のみならず、例えば
S.A.Cを使つた静電誘導トランジスタ或いはシヨ
ツトキーTTL等の製造にも同様に適用できる。
第１図は、npn型バイポーラトランジスタにR.
I.Eを使つて形成した従来構造で、p+ベースに電
気的ダメージや、汚染が存在する様子を示す断面
図、第２図ａ〜ｅは、本発明によるnpn型バイポ
ーラトランジスタの実施例を説明する工程断面
図、第３図は、第２図を真上から見た平面図、第
４図は、第３図のＸ−X′断面図、第５図ａ〜ｆ
は、他の実施例としてのI2Ｌ製造を説明するため
の工程断面図、第６図はその真上から見た平面
図、第７図は、第６図のＹ−Y′断面図、第８図
ａ〜ｆは、更に他の実施例を説明するための工程
断面図である。 １……n+型埋込み半導体層、２……ｎ型エピ
タキシヤル層、３……ｐ型半導体層（内部ベー
ス）、４1……p+型半導体層（外部ベース）、４2…
…p+型半導体層（I2Ｌインジエクタ）、５1……n+
型多結晶シリコン（エミツタ引き出し配線）、５2
……n+型多結晶シリコン（コレクタ引き出し配
線）、５3……n+型多結晶シリコン（ゲート引き出
し配線）、６……CVD酸化膜、７……窒化膜、８
１，８2，８3……熱酸化膜、９……R.I.Eによる電
気的ダメージ層，汚染、１０1……n+型半導体層
（エミツタ）、１０2……n+型半導体層（コレク
タ）、１１1，１１2……アンドープ多結晶シリコ
ン、１２……金属電極、１３1，１３3……酸化膜
分離層、１３2……酸化膜カラー、１４……ゲー
ト酸化膜、１５……ｐ型半導体基板、１６……
p+型半導体層（チヤンネルカツト）、１７……n+
型半導体層（ソース）、１８……n+型半導体層
（ドレイン）、２０……p+アイソレーシヨン。
I.Eを使つて形成した従来構造で、p+ベースに電
気的ダメージや、汚染が存在する様子を示す断面
図、第２図ａ〜ｅは、本発明によるnpn型バイポ
ーラトランジスタの実施例を説明する工程断面
図、第３図は、第２図を真上から見た平面図、第
４図は、第３図のＸ−X′断面図、第５図ａ〜ｆ
は、他の実施例としてのI2Ｌ製造を説明するため
の工程断面図、第６図はその真上から見た平面
図、第７図は、第６図のＹ−Y′断面図、第８図
ａ〜ｆは、更に他の実施例を説明するための工程
断面図である。 １……n+型埋込み半導体層、２……ｎ型エピ
タキシヤル層、３……ｐ型半導体層（内部ベー
ス）、４1……p+型半導体層（外部ベース）、４2…
…p+型半導体層（I2Ｌインジエクタ）、５1……n+
型多結晶シリコン（エミツタ引き出し配線）、５2
……n+型多結晶シリコン（コレクタ引き出し配
線）、５3……n+型多結晶シリコン（ゲート引き出
し配線）、６……CVD酸化膜、７……窒化膜、８
１，８2，８3……熱酸化膜、９……R.I.Eによる電
気的ダメージ層，汚染、１０1……n+型半導体層
（エミツタ）、１０2……n+型半導体層（コレク
タ）、１１1，１１2……アンドープ多結晶シリコ
ン、１２……金属電極、１３1，１３3……酸化膜
分離層、１３2……酸化膜カラー、１４……ゲー
ト酸化膜、１５……ｐ型半導体基板、１６……
p+型半導体層（チヤンネルカツト）、１７……n+
型半導体層（ソース）、１８……n+型半導体層
（ドレイン）、２０……p+アイソレーシヨン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、上面にシリコン酸化膜と耐
酸化性絶縁膜とがこの順序で積層された多結晶シ
リコン、非晶質シリコンまたは金属シリザイドか
ら選ばれる材料からなる導電体パターンを直接も
しくは絶縁層を介して形成する工程と、 酸化処理を施して少なくとも前記導電体パター
ンの側端部に酸化膜を形成する工程と、 前記耐酸化性絶縁膜を含む基板全面に残留パタ
ーン用材料層を形成する工程と、 前記材料層を異方性エツチングすることにより
前記酸化膜の周囲に残留パターンを形成する工程
と、 前記残留パターンをマスクとして前記半導体基
板表面の酸化膜または絶縁層をエツチング除去し
てコンタクトホールを開孔する工程と を具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084599A JPS57199221A (en) | 1981-06-02 | 1981-06-02 | Manufacture of semiconductor device |
| EP82104717A EP0066280B1 (en) | 1981-06-02 | 1982-05-28 | Method for manufacturing semiconductor device |
| DE8282104717T DE3278181D1 (en) | 1981-06-02 | 1982-05-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084599A JPS57199221A (en) | 1981-06-02 | 1981-06-02 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199221A JPS57199221A (en) | 1982-12-07 |
| JPH0437580B2 true JPH0437580B2 (ja) | 1992-06-19 |
Family
ID=13835142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084599A Granted JPS57199221A (en) | 1981-06-02 | 1981-06-02 | Manufacture of semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0066280B1 (ja) |
| JP (1) | JPS57199221A (ja) |
| DE (1) | DE3278181D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933829A (ja) * | 1982-08-20 | 1984-02-23 | Hitachi Ltd | 半導体装置の製造方法 |
| US4642878A (en) * | 1984-08-28 | 1987-02-17 | Kabushiki Kaisha Toshiba | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions |
| US4658496A (en) * | 1984-11-29 | 1987-04-21 | Siemens Aktiengesellschaft | Method for manufacturing VLSI MOS-transistor circuits |
| GB2178593B (en) * | 1985-08-02 | 1989-07-26 | Stc Plc | Transistor manufacture |
| US4774204A (en) * | 1987-06-02 | 1988-09-27 | Texas Instruments Incorporated | Method for forming self-aligned emitters and bases and source/drains in an integrated circuit |
| US4784966A (en) * | 1987-06-02 | 1988-11-15 | Texas Instruments Incorporated | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| US5005066A (en) * | 1987-06-02 | 1991-04-02 | Texas Instruments Incorporated | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| GB2214349B (en) * | 1988-01-19 | 1991-06-26 | Standard Microsyst Smc | Process for fabricating mos devices |
| EP0764974B1 (en) * | 1990-03-08 | 2006-06-14 | Fujitsu Limited | Layer structure having contact hole and method of producing the same |
| JPH08321512A (ja) * | 1995-05-25 | 1996-12-03 | Murata Mfg Co Ltd | 電界効果トランジスタとその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| JPS57112028A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-06-02 JP JP56084599A patent/JPS57199221A/ja active Granted
-
1982
- 1982-05-28 EP EP82104717A patent/EP0066280B1/en not_active Expired
- 1982-05-28 DE DE8282104717T patent/DE3278181D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0066280A2 (en) | 1982-12-08 |
| EP0066280B1 (en) | 1988-03-02 |
| JPS57199221A (en) | 1982-12-07 |
| EP0066280A3 (en) | 1985-01-23 |
| DE3278181D1 (en) | 1988-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3186691B2 (ja) | 半導体装置及びその形成方法 | |
| US4318751A (en) | Self-aligned process for providing an improved high performance bipolar transistor | |
| EP0088922B1 (en) | A method of forming electrodes and wiring strips on a semiconductor device | |
| KR950010287B1 (ko) | 베이스 재결합 전류가 낮은 바이폴라 트랜지스터를 갖는 바이폴라 상보형 금속 산화물 반도체 제조 방법 | |
| US5023192A (en) | Method of manufacturing a bipolar transistor | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0437580B2 (ja) | ||
| US4691436A (en) | Method for fabricating a bipolar semiconductor device by undercutting and local oxidation | |
| JPH0254934A (ja) | バイポーラトランジスタの製造方法 | |
| JPS62179764A (ja) | 壁スペ−サを有するバイポ−ラ半導体装置の製造方法 | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| JP2680358B2 (ja) | 半導体素子の製造方法 | |
| KR100212157B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JP3329332B2 (ja) | 半導体装置の製法 | |
| JPH05218319A (ja) | 半導体装置の製造方法 | |
| JP3219191B2 (ja) | 半導体装置の製造方法 | |
| JPH0547980B2 (ja) | ||
| JPH0136709B2 (ja) | ||
| JPS629226B2 (ja) | ||
| JPH02338A (ja) | 半導体集積回路装置の製造法 | |
| JPH02337A (ja) | 半導体集積回路装置の製造法 | |
| JPH02220458A (ja) | 半導体装置の製造方法 | |
| JPH081927B2 (ja) | 半導体装置の基板構造の製造方法 |