JPH0548020A

JPH0548020A - 半導体集積回路

Info

Publication number: JPH0548020A
Application number: JP3226534A
Authority: JP
Inventors: Takao Sato; 貴雄佐藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-08-12
Filing date: 1991-08-12
Publication date: 1993-02-26

Abstract

(57)【要約】【目的】レイアウトの大きさを変えずに半導体集積回
路１の電源ピン１ａ，１ｂよりも内部にバイパスコンデ
ンサを設けられるようにする。【構成】電源配線としてのアルミ領域４下の空き領域
に、ゲート領域１０とフィールド領域９とｐ基板５とに
よってゲート容量を形成し、これを複数個に分割し、上
記アルミ領域４との接続をコンタクト１１の有無で調整
して、電源配線につながる全体のゲート容量値を所定の
大きさに設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＭＯＳプロセスのスタ
ンダードセル方式によって設計される半導体集積回路
等、デジタル回路を有する半導体集積回路に関するもの
である。

【０００２】

【従来の技術】従来のデジタル回路を有する半導体集積
回路では、トランジスタのスイッチング動作によって消
費電流が変動して発生する電源ノイズ対策が大きな問題
である。図１０は、一般的に電源ノイズ対策として施さ
れる半導体集積回路の実装を示した図である。図１０に
おいて、１は半導体集積回路、２は電源、３はバイパス
コンデンサ、１ａ，１ｂは電源電位ＶＤＤ，アース電位
ＶＳＳ側の電源ピンである。図９は、従来の電源配線構
造の要部断面図であり、同図において、４はアルミ領
域、５は半導体基板、６は酸化膜、７は層間膜、８はガ
ラスコート、Ｍは外部リード接続部である。

【０００３】次にバイパスコンデンサ３の動作を要約し
て説明する。バイパスコンデンサ３は、電源２から発生
するノイズや、あるいは半導体集積回路１の外部素子か
ら発生するノイズが、電源配線を介して半導体集積回路
１の内部に侵入するのを防止し、同時に半導体集積回路
１から発生するノイズが、電源配線を介して外部へ漏出
するのを防止する。この種のデジタル回路は、回路に内
在するトランジスタが高速でスイッチング動作するので
消費電流の変動量が大きいが、一方、実装するプリント
基板やデジタル回路を有する半導体集積回路１の電源配
線は、レイアウトや製造上の制約からインピーダンスが
高く、消費電源の変動がそのまま電圧変動となって現れ
る。バイパスコンデンサ３は、この電圧変動を鈍らせる
働きをする。

【０００４】また、半導体集積回路１に対し、電源２お
よび電源配線は大きなループを形成していて、このルー
プのＲ成分，Ｌ成分が大きく付くのでインピーダンスが
高くなる。特に高周波成分に対してインピーダンスは増
大し、デジタル回路の高速動作を妨げる。そこでバイパ
スコンデンサ３を半導体集積回路１の電源ピン１ａ，１
ｂの近くで接続すると、高周波成分をバイパスして電源
配線のインピーダンスを下げるので、デジタル回路の高
速動作を助ける効果が得られる。また、近年、デジタル
回路を有する半導体集積回路の設計方式では、大規模回
路を短期間で開発できるスタンダードセルによる設計方
式がよく用いられる。スタンダードセル方式は、ＮＡＮ
ＤやＮＯＲといった基本的な論理回路や、論理回路を複
合させて作られる機能をあらかじめセルとしてレイアウ
ト設計しておき、これらのセルを使って更に大きな回路
を階層的に設計していく方式であることは周知の通りで
ある。図７は、スタンダードセル方式の従来のレイアウ
ト、図８はその一部断面図であり、各図において、１６
は半導体ウェハであり、極性としてはＰ形ウェハを例に
とる。１７はアイランドであり、上記半導体ウェハ１６
の極性と反対の極性を有する。尚、本実施例ではｎ形ア
イランドを例にとり、その極性はｎ形の不純物を注入し
て形成されている。１８はレイアウト内の電源電圧ＶＤ
Ｄ電源配線、１９はアース電圧ＶＳＳ電源配線である。
また、２０は各セル間を接続する信号配線である。また
図８において、２１はｐ形ウェハ１６と上記ＶＳＳ電源
配線１９とを接続するためのｐ⁺拡散領域、２２はアイ
ランド１７と上記ＶＤＤ電源配線１８とを接続するため
のｎ⁺拡散領域、２３はコンタクトである。

【０００５】

【発明が解決しようとする課題】従来のデジタル回路を
有する半導体集積回路は以上のように構成されているの
で、電源ノイズを除去し、かつ、電源配線のインピーダ
ンスを下げるためには、上記電源配線のループが小さく
なるように、デジタル回路の極力近くに上記バイパスコ
ンデンサ３を設ける方がより有効であるが、実装上は半
導体集積回路１の電源ピン１ａ，１ｂよりも内部には、
バイパスコンデンサ３を設けることはできないという問
題点があった。また、図７，図８に示すスタンダードセ
ル方式によるものでも、上記論理回路を構成するトラン
ジスタのスイッチング動作に起因して、すでに上記に述
べたような問題点があった。

【０００６】本発明は上記のような問題点を解消するた
めになされたもので、半導体集積回路１の電源ピン１
ａ，１ｂよりも内部にバイパスコンデンサを設けられる
とともに、半導体集積回路１のレイアウトがバイパスコ
ンデンサを設けることで大きくならない半導体集積回路
を提供することを目的とする。

【０００７】

【課題を解決するための手段】第１の発明に係る半導体
集積回路は、電源配線として形成されたアルミ等の導電
体領域（アルミ領域４）下に、ゲート領域とフィールド
領域と半導体基板とによってゲート容量を形成し、かつ
上記導電体領域（アルミ領域４）とゲート領域とを接続
するコンタクトとを備えた。

【０００８】第２の発明に係る半導体集積回路は、導電
体領域（アルミ領域４）下に形成される上記ゲート容量
を複数個に分割し、それぞれのゲート容量と導電体領域
（アルミ領域４）とはコンタクトの有無で接続を調整
し、電源配線につながる全体のゲート容量値を所定の大
きさに設定した。

【０００９】第３の発明に係る半導体集積回路は、電源
配線として形成されたアルミ等の導電体領域（アルミ領
域４）下に、フィールド領域と半導体基板の反対の極性
を持つ拡散領域から拡散層を形成し、かつ上記の拡散層
と基板との間で接合容量を形成し、かつ上記の導電体領
域（アルミ領域４）と拡散層とを接続するコンタクトと
を備えた。

【００１０】第４の発明に係る半導体集積回路は、導電
体領域（アルミ領域４）下に形成される上記拡散層を分
割して接合容量を複数個形成し、それぞれの接合容量と
導電体領域（アルミ領域４）とはコンタクトの有無で接
続を調整し、電源配線につながる全体の接合容量値を所
定の大きさに設定した。

【００１１】第５の発明に係る半導体集積回路は、ＣＭ
ＯＳプロセスのスタンダードセル方式によって階層的に
レイアウト設計された半導体集積回路において、半導体
ウェハの極性と反対の極性を有するアイランドを、スタ
ンダードセルによって構成されたレイアウトの配線領域
下の全面に配置し、かつ上記アイランドと半導体ウェハ
間にできる接合容量に逆方向の電源電圧が加わるよう
に、拡散領域とコンタクトを設けて電源配線に接続し
た。

【００１２】第６の発明に係る半導体集積回路は、上記
スタンダードセルによって形成されたブロックの配線領
域下に配置されたアイランドの形状をくし形にし、上記
アイランドと半導体ウェハの接合面積を、アイランドを
配線領域下全面に配置した場合よりも大きくした。

【００１３】

【作用】第１の発明に係る半導体集積回路は、上記導電
体領域とゲート領域とを接続するコンタクトにより、上
記ゲート容量に逆方向の電源電圧を印加する。

【００１４】第２の発明に係る半導体集積回路は、複数
個に分割して設けた上記ゲート容量のうち、上記コンタ
クトを有するものだけが上記導電体領域から電源電圧を
印加され使用可能となる。

【００１５】第３の発明に係る半導体集積回路は、上記
導電体領域とフィールド領域とを接続するコンタクトに
より、上記接合容量に逆方向の電源電圧を印加する。

【００１６】第４の発明に係る半導体集積回路は、複数
個に分割して設けた上記接合容量のうち、上記コンタク
トを有するものだけが上記導電体領域から電源電圧を印
加され使用可能となる。

【００１７】第５の発明に係る半導体集積回路は、電源
配線に接続したコンタクトと上記拡散領域により、上記
アイランドと上記半導体基板との接合容量に逆方向に電
源電圧を加えて、上記レイアウトの配線領域下全面にバ
イパスコンデンサを形成する。

【００１８】第６の発明に係る半導体集積回路は、くし
形状の上記アイランドと上記半導体ウェハとの接合容量
に逆方向に電源電圧を加え、上記アイランドをくし形状
としたためにより大きくなった接合面積についても接合
容量を形成する。

【００１９】

【実施例】第１の発明に係る半導体集積回路の一実施例
のレイアウトと断面図を図１に示す。図１において、４
は電源配線として形成された導電体領域としてのアルミ
領域（第１層アルミ）であり、５は半導体基板でｐ基板
を例にとる。ｐ基板はアース電位ＶＳＳの電位が取られ
る。６は金属酸化物から成る酸化膜、７は後述のゲート
領域１０とアルミ領域４との層間膜、８はガラスコート
である。９はフィールド領域、１０はゲート領域、１１
はコンタクトである。

【００２０】図９においてアルミ領域４の下は、トラン
ジスタを形成する部分以外は空き領域になっていて、こ
のような空き領域は非常に大きい。一方、図１では上記
空き領域に相当する部分に、ｐ基板５とフィールド領域
９と、ゲート領域１０によってゲート容量が形成され、
このゲート領域１０はコンタクト１１によってアルミ領
域４に接続される。上記ゲート容量のゲート側の電極に
はＶＤＤ電圧が、またｐ基板側の電極にはＶＳＳ電圧が
印加され、バイパスコンデンサとして作用する。

【００２１】第２の発明に係る半導体集積回路の一実施
例のレイアウトと断面図を図２に示す。図中、図１と同
じものは同一の符号を付し説明を省略する。図２におい
て、１２ａ，１２ｂは第１の実施例において示したフィ
ールド領域９とゲート領域１０を複数個に分割して設け
たゲート容量である。図中、ゲート容量１２ａはコンタ
クト１１を有し上記アルミ領域４と接続するが、ゲート
容量１２ｂはコンタクトを有しない。この図２に示した
一例のように、各々のゲート容量と電源配線としてのア
ルミ領域４とは、コンタクト１１の有無によって接続を
調整し、電源配線につながる全体のゲート容量値を、コ
ンタクト工程だけで所定の大きさに設定することができ
る。

【００２２】第３の発明に係る半導体集積回路の一実施
例のレイアウトと断面図を図３に示す。図中、図１及び
図２と同じものは同一の符号を付して説明を省略する。
図３において、１３は半導体基板としてのｐ基板５と反
対の極性を持つ拡散領域で、本実施例ではｎ拡散マスク
を例にとる。１４はフィールド領域９と上記ｎ拡散マス
ク１３とから成る拡散層としてのｎ拡散層で、ｐ基板５
の表面に形成される。

【００２３】図３では、従来からの半導体集積回路の一
例における空き領域に相当する部分に、上記ｐ基板５と
上記ｎ拡散層１４とからｐｎ接合の接合容量が形成さ
れ、このｎ拡散層１４はコンタクト１１によってアルミ
領域４に接続される。この接合容量のｎ拡散層１４側の
電極には上記ＶＤＤ電圧が、またｐ基板５側の電極には
上記ＶＳＳ電圧が印加され、バイパスコンデンサとして
作用する。

【００２４】第４の発明に係る半導体集積回路の一実施
例のレイアウトと断面図を図４に示す。図中、図３と同
じものは同一の符号を付して説明を省略する。図４にお
いて、１５ａ，１５ｂは第３の実施例において示したｎ
拡散層１４を複数個に分割して設けた接合容量である。
図中、接合容量１５ａはコンタクト１１を有し上記アル
ミ領域４と接続するが、接合容量１５ｂはコンタクトを
有しない。図４に示した一例のように、各々の接合容量
とアルミ領域４とは、コンタクト１１の有無によって接
続を調整し、電源配線につながる全体の接合容量値を、
コンタクト工程だけで所定の大きさに設定できる。

【００２５】図５は、第５の発明に係るＣＭＯＳプロセ
スのスタンダードセル方式によって設計された半導体集
積回路の一実施例を示すレイアウト図である。図５にお
いて、１６は半導体ウェハであり、極性としてはｐ形ウ
ェハを例にとる。１７はアイランドであり、上記半導体
ウェハ１６の極性と反対の極性を有する。尚、本実施例
ではｎ形アイランドを例にとり、その極性はｎ形の不純
物を注入して形式されている。１８はレイアウト内の電
源電圧ＶＤＤ電源配線、１９はアース電圧ＶＳＳ電源配
線である。また、２０は各セル間を接続する信号配線で
ある。また図８において、２１はｐ形ウェハ１６と上記
ＶＳＳ電源配線１９とを接続するためのｐ⁺拡散領域、
２２はアイランド１７と上記ＶＤＤ電源配線１８とを接
続するためのｎ⁺拡散領域、２３はコンタクトである。
（図５および図７では図示せず）

【００２６】図７の従来方式においてスタンダードセル
方式によって階層的に設計されたレイアウト内の配線領
域（配置されたスタンダードセル以外の領域）の下は、
ｐ形ウェハ１６のままの空き領域となっていて、このよ
うな空き領域は非常に大きい。一般的に、配線領域とセ
ル領域との面積比は１：１位であり、仮にレイアウトの
面積が５０（mm²）｛一辺の長さが７（mm）程度｝のレ
イアウトを考えると、空き領域の面積は約２５（mm²）
と考えられる。

【００２７】一方、本発明の一実施例である図５では、
これらの空き領域には全て上記アイランド１７を配置す
る。このｎ形のアイランド１７とｐ形ウェハ１６との接
合面でｐｎ接合による接合容量が形成される。このｐｎ
接合に印加される電圧は、ｐ⁺拡散領域２１、ｎ⁺拡散領
域２２およびコンタクト２３によって、電源電圧が逆方
向にバイアスされている。従って、セル内にあるトラン
ジスタの極めて近くの電源配線にバイパスコンデンサが
存在していると考えることができる。

【００２８】空き領域の面積が２５（mm²）と考えたと
きに、接合容量がどの程度付加できるかを検討してみ
る。ｐ形ウェハ１６の抵抗率ρＷを１５（Ω・cm）｛不
純物濃度ＮＡはＮＡ≒１×１０¹⁵（cm^-3）｝とし、ｎ形
のアイランド１７のシート抵抗値ＲＩを２（ＫΩ）、ア
イランド１７の深さＷＩを５（μｍ）とすると、次のよ
うになる。

【００２９】アイランド１７の抵抗率ρＩは ρＩ＝ＲＩ・ＷＩ＝２（ｋΩ）・５（μｍ）＝１（Ω・cm）このときのアイランド１７の不純物濃度ＮＤは、ＮＤ≒５×１０¹⁵（cm^-3）である。従って、ｐｎ接合のビルトイン電圧ＶＪは、室
温状態で、

【００３０】

【数１】

【００３１】と表わされる。

【００３２】また、ＮＡ≪ＮＤであることから、単位面
積あたりの接合容量ＣＡは、逆方向バイアス電圧ＶＡ＝
５（Ｖ）とすると次のように表わせる。

【００３３】

【数２】

【００３４】以上から、２５（mm²）の空き領域を使用
して付加できる容量は約０．００１（μＦ）と計算でき
る。

【００３５】以上、計算して求めた容量値は、アイラン
ド１７の下面での接合容量に対して検討した結果であ
り、アイランド１７の側面に形成される接合容量は考慮
されていない。アイランド１７の側面の接合容量値は、
アイランド１７の周囲長によって異なるが、底面の接合
容量値の１０％以上の容量が見込まれる。

【００３６】本実施例によって得られる容量は、通常バ
イパスコンデンサとして外付けされる容量と比較すると
１桁ないし４桁位小さいが、よりスイッチング動作する
トランジスタの極めて近くに設けられているので効果は
大きい。

【００３７】第６の発明に係る半導体集積回路の一実施
例のレイアウトを図６に示す。図中、図５と同じものは
同一の符号を付して説明を省略する。上記第５の実施例
に示したように接合容量値を大きくするため配線領域下
の前面に設けていた上記ｎ形アイランド１７の形状を、
本実施例ではくし形にしてｎ形アイランド１７の周囲長
を大きくとるレイアウトを設計する。すなわち、上記ｎ
形アイランド１７の形状を、図６に示すように切り欠き
を設けたくし形とする。この切り欠きの幅ＷＮは次のよ
うに設定される。

【００３８】上記第５の実施例で用いた条件で、逆バイ
アス電圧を印加した場合の空乏層の幅ＷＬは、

【００３９】

【数３】

【００４０】と表わせる。従って２・ＷＬ＝５．４６（μｍ）＜ＷＮ＜２・ＷＩ＝１０（μｍ）となるようなＷＮを設定すれば、接合容量を大きくする
ことができる。

【００４１】尚、上記第６の実施例において、図６に示
したｎ形アイランド１７の切り欠きは長方形状である
が、台形等の他の形状で設けてもよい。また、上記各実
施例において、半導体基板及び半導体ウェハはすべてｐ
形を用いた例を示したが、ｎ形を用いて構成しても同様
の効果が得られる。

【００４２】また、上記各実施例において、従来の図に
示したようなバイパスコンデンサを外付けしてもよく、
その場合、すでに半導体集積回路内にバイパスコンデン
サが設けられているので、容量値が小さくて済み、安価
な外付けコンデンサとすることができる。

【００４３】

【発明の効果】第１の発明によれば、電源配線として形
成されたアルミ等の導電体領域下に、ゲート領域とフィ
ールド領域と半導体基板とによってゲート容量を形成
し、かつ上記導電体領域とゲート領域とを接続するコン
タクトとを備えたので、半導体集積回路の電源ピンより
も内部に上記ゲート容量によりバイパスコンデンサを設
けることができ、従来よりも電源ノイズに強く、デジタ
ル回路の高速動作にも対応できる半導体集積回路が得ら
れるとともに、上記ゲート容量は回路内のレイアウト下
部の空き領域に形成されるので、レイアウトの大きさは
従来と変わらず、既存の製造工程で実現できる。

【００４４】第２の発明によれば、導電体領域下に形成
される上記ゲート容量を複数個に分割し、それぞれのゲ
ート容量と導電体領域とはコンタクトの有無で接続を調
整し、電源配線につながる全体のゲート容量値を所定の
大きさに設定したので、コンタクト工程だけでバイパス
コンデンサの容量値を所定の大きさに設定可能な、フレ
キシビリティの高い半導体集積回路が得られる。

【００４５】第３の発明によれば、電源配線として形成
されたアルミ等の導電体領域下に、フィールド領域と半
導体基板の反対の極性を持つ拡散領域から拡散層を形成
し、かつ上記の拡散層と基板との間で接合容量を形成
し、かつ上記の導電体領域と拡散層とを接続するコンタ
クトとを備えたので、半導体集積回路の電源ピンよりも
内部に上記接合容量によりバイパスコンデンサを設ける
ことができ、従来よりも電源ノイズに強く、デジタル回
路の高速動作にも対応できる半導体集積回路が得られる
とともに、上記ゲート容量は回路内のレイアウト下部の
空き領域に形成されるので、レイアウトの大きさは従来
と変わらず、既存の製造工程で実現できる。

【００４６】第４の発明によれば、導電体領域下に形成
される上記拡散層を分割して接合容量を複数個形成し、
それぞれの接合容量と導電体領域とはコンタクトの有無
で接続を調整し、電源配線につながる全体の接合容量値
を所定の大きさに設定したので、コンタクト工程だけで
バイパスコンデンサの容量値を所定の大きさに設定可能
な、フレキシビリティの高い半導体集積回路が得られ
る。

【００４７】第５の発明によれば、半導体ウェハの極性
と反対の極性を有するアイランドを、スタンダードセル
によって構成されたレイアウトの配線領域下の全面に配
置し、かつ上記アイランドと半導体ウェハ間にできる接
合容量に逆方向の電源電圧が加わるように、拡散領域と
コンタクトを設けて電源配線に接続したので、半導体集
積回路の電源ピンよりも内部に上記接合容量によりバイ
パスコンデンサを設けることができ、従来よりも電源ノ
イズに強く、デジタル回路の高速動作にも対応できる半
導体集積回路が得られる。また、上記接合容量は回路内
のレイアウト下部の空き領域に形成されるので、レイア
ウトの大きさは従来と変わらず、既存の製造工程で実現
できるとともにスタンダードセル方式におけるレイアウ
ト内の利用効率が向上する。

【００４８】第６の発明によれば、スタンダードセルに
よって形成されたブロックの配線領域下に配置されたア
イランドの形状をくし形にし、上記アイランドと半導体
ウェハの接合面積を、アイランドを配線領域下全面に配
置した場合よりも大きくしたので、半導体集積回路内に
形成したバイパスコンデンサ全体の接合容量がより大き
くなるとともに、スタンダードセル方式におけるレイア
ウト内の利用効率がより向上する。

【図面の簡単な説明】

【図１】第１の発明に係る半導体集積回路の一実施例を
示すレイアウト図及び断面図である。

【図２】第２の発明に係る半導体集積回路の一実施例を
示すレイアウト図及び断面図である。

【図３】第３の発明に係る半導体集積回路の一実施例を
示すレイアウト図及び断面図である。

【図４】第４の発明に係る半導体集積回路の一実施例を
示すレイアウト図及び断面図である。

【図５】第５の発明に係る半導体集積回路の一実施例を
示すレイアウト図である。

【図６】第６の発明に係る半導体集積回路の一実施例を
示すレイアウト図である。

【図７】従来のスタンダードセル方式の半導体集積回路
の一例を示すレイアウト図である。

【図８】従来のスタンダードセル方式の半導体集積回路
の一例を示す断面図である。

【図９】従来の半導体集積回路の一例を示すレイアウト
図及び断面図である。

【図１０】従来の半導体集積回路の実装の一例を示した
図である。

【符号の説明】

４アルミ領域（導電体領域）５ｐ基板（半導体基板）９フィールド領域１０ゲート領域１１コンタクト１２ａ，１２ｂゲート容量１３ｎ拡散マスク（拡散領域）１４拡散層１５ａ，１５ｂ接合容量１６ウェハ１７アイランド１８ＶＤＤ電源配線１９ＶＳＳ電源配線

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【手続補正書】

【提出日】平成４年６月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】また、半導体集積回路１に対し、電源２お
よび電源配線は大きなループを形成していて、このルー
プのＲ成分，Ｌ成分が大きく付くのでインピーダンスが
高くなる。特に高周波成分に対してインピーダンスは増
大し、デジタル回路の高速動作を妨げる。そこでバイパ
スコンデンサ３を半導体集積回路１の電源ピン１ａ，１
ｂの近くで接続すると、高周波成分をバイパスして電源
配線のインピーダンスを下げるので、デジタル回路の高
速動作を助ける効果が得られる。また、近年、デジタル
回路を有する半導体集積回路の設計方式では、大規模回
路を短期間で開発できるスタンダードセルによる設計方
式がよく用いられる。スタンダードセル方式は、ＮＡＮ
ＤやＮＯＲといった基本的な論理回路や、論理回路を複
合させて作られる機能をあらかじめセルとしてレイアウ
ト設計しておき、これらのセルを使って更に大きな回路
を階層的に設計していく方式であることは周知の通りで
ある。図７は、スタンダードセル方式の従来のレイアウ
ト、図８はその一部断面図であり、各図において、１６
は半導体ウェハであり、極性としてはＰ形ウェハを例に
とる。１７はアイランドであり、上記半導体ウェハ１６
の極性と反対の極性を有する。尚、本実施例ではｎ形ア
イランドを例にとり、その極性はｎ形の不純物を注入し
て形成されている。１８はレイアウト内の電源電圧ＶＤ
Ｄ電源配線、１９はアース電圧ＶＳＳ電源配線である。
また、２０は各セル間を接続する信号配線である。また
図８において、２１はｐ形ウェハ１６と上記ＶＳＳ電源
配線１９とを接続するためのｐ⁺拡散層、２２はアイラ
ンド１７と上記ＶＤＤ電源配線１８とを接続するための
ｎ⁺拡散層、２３はコンタクトである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】第５の発明に係る半導体集積回路は、ＣＭ
ＯＳプロセスのスタンダードセル方式によって階層的に
レイアウト設計された半導体集積回路において、半導体
ウェハの極性と反対の極性を有するアイランドを、スタ
ンダードセルによって構成されたレイアウトの配線領域
下の全面に配置し、かつ上記アイランドと半導体ウェハ
間にできる接合容量に逆方向の電源電圧が加わるよう
に、拡散層とコンタクトを設けて電源配線に接続した。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】

【作用】第１の発明に係る半導体集積回路は、上記導電
体領域とゲート領域とを接続するコンタクトにより、上
記ゲート容量に電源電圧を印加する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】第３の発明に係る半導体集積回路は、上記
導電体領域と拡散層とを接続するコンタクトにより、上
記接合容量に逆方向の電源電圧を印加する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】第５の発明に係る半導体集積回路は、電源
配線に接続したコンタクトと上記拡散層により、上記ア
イランドと上記半導体基板との接合容量に逆方向に電源
電圧を加えて、上記レイアウトの配線領域下全面にバイ
パスコンデンサを形成する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】

【実施例】第１の発明に係る半導体集積回路の一実施例
のレイアウトと断面図を図１に示す。図１において、４
は電源配線として形成された導電体領域としてのアルミ
領域（第１層アルミ）であり、５は半導体基板でｐ基板
を例にとる。ｐ基板はアース電位ＶＳＳの電位が取られ
る。６はシリコンの酸化膜、７は後述のゲート領域１０
とアルミ領域４との層間膜、８はガラスコートである。
９はフィールド領域、１０はゲート領域、１１はコンタ
クトである。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】図５は、第５の発明に係るＣＭＯＳプロセ
スのスタンダードセル方式によって設計された半導体集
積回路の一実施例を示すレイアウト図である。図５にお
いて、１６は半導体ウェハであり、極性としてはｐ形ウ
ェハを例にとる。１７はアイランドであり、上記半導体
ウェハ１６の極性と反対の極性を有する。尚、本実施例
ではｎ形アイランドを例にとり、その極性はｎ形の不純
物を注入して形式されている。１８はレイアウト内の電
源電圧ＶＤＤ電源配線、１９はアース電圧ＶＳＳ電源配
線である。また、２０は各セル間を接続する信号配線で
ある。また図８において、２１はｐ形ウェハ１６と上記
ＶＳＳ電源配線１９とを接続するためのｐ⁺拡散層、２
２はアイランド１７と上記ＶＤＤ電源配線１８とを接続
するためのｎ⁺拡散層、２３はコンタクトである。（図
５および図７では図示せず）

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】

【数１】

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】第５の発明によれば、半導体ウェハの極性
と反対の極性を有するアイランドを、スタンダードセル
によって構成されたレイアウトの配線領域下の全面に配
置し、かつ上記アイランドと半導体ウェハ間にできる接
合容量に逆方向の電源電圧が加わるように、拡散層とコ
ンタクトを設けて電源配線に接続したので、半導体集積
回路の電源ピンよりも内部に上記接合容量によりバイパ
スコンデンサを設けることができ、従来よりも電源ノイ
ズに強く、デジタル回路の高速動作にも対応できる半導
体集積回路が得られる。また、上記接合容量は回路内の
レイアウト下部の空き領域に形成されるので、レイアウ
トの大きさは従来と変わらず、既存の製造工程で実現で
きるとともにスタンダードセル方式におけるレイアウト
内の利用効率が向上する。

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ｄ 8427−4ＭＡ 8427−4Ｍ

Claims

【特許請求の範囲】

【請求項１】電源配線として形成されたアルミ等の導
電体領域下に、ゲート領域とフィールド領域と半導体基
板とによってゲート容量を形成し、かつ上記導電体領域
とゲート領域とを接続するコンタクトとを備えたことを
特徴とする半導体集積回路。
【請求項２】導電体領域下に形成される上記ゲート容
量を複数個に分割し、それぞれのゲート容量と導電体領
域とはコンタクトの有無で接続を調整し、電源配線につ
ながる全体のゲート容量値を所定の大きさに設定したこ
とを特徴とする請求項第１項記載の半導体集積回路。
【請求項３】電源配線として形成されたアルミ等の導
電体領域下に、フィールド領域と半導体基板の反対の極
性を持つ拡散領域から拡散層を形成し、かつ上記の拡散
層と基板との間で接合容量を形成し、かつ上記の導電体
領域と拡散層とを接続するコンタクトとを備えたことを
特徴とする半導体集積回路。
【請求項４】導電体領域下に形成される上記拡散層を
分割して接合容量を複数個形成し、それぞれの接合容量
と導電体領域とはコンタクトの有無で接続を調整し、電
源配線につながる全体の接合容量値を所定の大きさに設
定したことを特徴とする請求項第３項記載の半導体集積
回路。
【請求項５】ＣＭＯＳプロセスのスタンダードセル方
式によって階層的にレイアウト設計された半導体集積回
路において、半導体ウェハの極性と反対の極性を有する
アイランドを、スタンダードセルによって構成されたレ
イアウトの配線領域下の全面に配置し、かつ上記アイラ
ンドと半導体ウェハ間にできる接合容量に逆方向の電源
電圧が加わるように、拡散領域とコンタクトを設けて電
源配線に接続したことを特徴とする半導体集積回路。
【請求項６】上記スタンダードセルによって形成され
たブロックの配線領域下に配置されたアイランドの形状
をくし形にし、上記アイランドとウェハの接合面積を、
アイランドを配線領域下全面に配置した場合よりも大き
くしたことを特徴とする請求項第５項記載の半導体集積
回路。