JPH01114072A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01114072A JPH01114072A JP62270151A JP27015187A JPH01114072A JP H01114072 A JPH01114072 A JP H01114072A JP 62270151 A JP62270151 A JP 62270151A JP 27015187 A JP27015187 A JP 27015187A JP H01114072 A JPH01114072 A JP H01114072A
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- JP
- Japan
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- conductive film
- layer
- film
- power supply
- high resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にスタティック形Ｍ
Ｏ３ランダムアクセスメモリのメモリセル面積の微小化
とα線に起因するソフトエラーに対する耐性の向上とを
図った半導体記憶装置に関する。
Ｏ３ランダムアクセスメモリのメモリセル面積の微小化
とα線に起因するソフトエラーに対する耐性の向上とを
図った半導体記憶装置に関する。
従来のフリップフロップ形スタティックメモリセルは１
例えば特開昭５５−７２０６９号に記載されているよう
に、２つの高抵抗素子と４つのｎチャネルＭＯＳトラン
ジスタとで構成されている。すなわち、第９図にその等
価回路を示すように、一対の駆動ＭＯＳトランジスタＴ
１．Ｔａの各一方のドレインには負荷抵抗Ｒ１，Ｒｚが
接続され、Ｔ ｘ 。
例えば特開昭５５−７２０６９号に記載されているよう
に、２つの高抵抗素子と４つのｎチャネルＭＯＳトラン
ジスタとで構成されている。すなわち、第９図にその等
価回路を示すように、一対の駆動ＭＯＳトランジスタＴ
１．Ｔａの各一方のドレインには負荷抵抗Ｒ１，Ｒｚが
接続され、Ｔ ｘ 。
Ｔａのソースは所定の電位（例えば接地電位）に固定さ
れＲｔ、Ｒｚの他端には電源電圧Ｖｃｃがｉ加されて、
Ｔｌｌ Ｔａｇ Ｒｕｔ Ｒｚから成るフリップフロッ
プ回路に微少な電流を供給している。さらに、このフリ
ップフロップ回路の蓄積ノードＮｔ、Ｎｚには転送Ｍｏ
ＳトランジスタＴδ、Ｔａが接続されている。以上の４
つのトランジスタＴ ｘ ｇ Ｔ ｚ ＠Ｔ８．Ｔ４と
２つの負荷抵抗Ｒｔ、Ｒｚにより１ビツトのセルが構成
されている。なお、１はワード線、２ａ、２ｂはデータ
線である。負荷抵抗Ｒ１，Ｒ。
れＲｔ、Ｒｚの他端には電源電圧Ｖｃｃがｉ加されて、
Ｔｌｌ Ｔａｇ Ｒｕｔ Ｒｚから成るフリップフロッ
プ回路に微少な電流を供給している。さらに、このフリ
ップフロップ回路の蓄積ノードＮｔ、Ｎｚには転送Ｍｏ
ＳトランジスタＴδ、Ｔａが接続されている。以上の４
つのトランジスタＴ ｘ ｇ Ｔ ｚ ＠Ｔ８．Ｔ４と
２つの負荷抵抗Ｒｔ、Ｒｚにより１ビツトのセルが構成
されている。なお、１はワード線、２ａ、２ｂはデータ
線である。負荷抵抗Ｒ１，Ｒ。
には一般に高抵抗多結晶シリコンが用いられている。
次に第１０図および第１１図（Ａ）、（Ｂ）を用いて従
来技術をより詳細に説明する。第１０図は第９図従来例
に対応する断面構造を示すものである。第１０図におい
て、ＭＯＳトランジスタのゲート電極１ａ、ｌｃは第１
層目の導電膜であり、高抵抗素子は第２層目の導電膜で
ある多結晶シリコンの一部に形成された高抵抗部７ｅに
より構成されている。高抵抗部７ｅの両端は低抵抗多結
晶シリコン７ｂ、７ｃになっており、一方の低抵抗多結
晶シリコン７ｃは電源電圧Ｖｃｃの給電線であり、他端
７ｂは転送ＭＯＳトランジスタのソース拡散ｆｆ３ｄに
接続されている。
来技術をより詳細に説明する。第１０図は第９図従来例
に対応する断面構造を示すものである。第１０図におい
て、ＭＯＳトランジスタのゲート電極１ａ、ｌｃは第１
層目の導電膜であり、高抵抗素子は第２層目の導電膜で
ある多結晶シリコンの一部に形成された高抵抗部７ｅに
より構成されている。高抵抗部７ｅの両端は低抵抗多結
晶シリコン７ｂ、７ｃになっており、一方の低抵抗多結
晶シリコン７ｃは電源電圧Ｖｃｃの給電線であり、他端
７ｂは転送ＭＯＳトランジスタのソース拡散ｆｆ３ｄに
接続されている。
第１１図（Ａ）、（Ｂ）は、１ビツト分の平面レイアウ
ト図を示すもので、（Ａ）は転送ＭＯＳトランジスタお
よび駆動ＭＯＳトランジスタの平面レイアウト図、（Ｂ
）は高抵抗ポリシリコンの平面レイアウト図である。第
１１図において、ワード線１ａは転送ＭＯＳトランジス
タＴδ、Ｔ４の共通ゲートとなっている。このＭＯＳト
ランジスタ’ｒｓ、 ’ｒａのドレイン拡散［３ａ、３
ｂには接続孔４ａ、４ｂを通してアルミニウム電極など
のデータ線２ａ、２ｂが接続されている。さらにＭＯＳ
トランジスタＴｓ、Ｔａのソース３ ｃ ｖ ３ ｄに
は駆動ＭｏＳトランジスタＴｘ、Ｔｚのゲート電極１ｂ
。
ト図を示すもので、（Ａ）は転送ＭＯＳトランジスタお
よび駆動ＭＯＳトランジスタの平面レイアウト図、（Ｂ
）は高抵抗ポリシリコンの平面レイアウト図である。第
１１図において、ワード線１ａは転送ＭＯＳトランジス
タＴδ、Ｔ４の共通ゲートとなっている。このＭＯＳト
ランジスタ’ｒｓ、 ’ｒａのドレイン拡散［３ａ、３
ｂには接続孔４ａ、４ｂを通してアルミニウム電極など
のデータ線２ａ、２ｂが接続されている。さらにＭＯＳ
トランジスタＴｓ、Ｔａのソース３ ｃ ｖ ３ ｄに
は駆動ＭｏＳトランジスタＴｘ、Ｔｚのゲート電極１ｂ
。
１ｃが接続孔５ａ、５ｂを介して直接接続されている。
また駆動ＭＯＳトランジスタＴｘ、Ｔｚのソースは高濃
度ｎ形拡散層（ｎ中層）３ｆを通して互いに接続されて
いる。ｎ十層３ｆはメモリ内の全ての駆動ＭＯＳトラン
ジスタのソースに接地電位Ｖｓｓを供給している。また
第１１図（Ｂ）に示すように、低抵抗多結晶シリコン７
ｃはメモリセ （ル内の全ての高抵抗素子に電源電圧Ｖ
ｃｃを供給している。
度ｎ形拡散層（ｎ中層）３ｆを通して互いに接続されて
いる。ｎ十層３ｆはメモリ内の全ての駆動ＭＯＳトラン
ジスタのソースに接地電位Ｖｓｓを供給している。また
第１１図（Ｂ）に示すように、低抵抗多結晶シリコン７
ｃはメモリセ （ル内の全ての高抵抗素子に電源電圧Ｖ
ｃｃを供給している。
次に上記の従来構造のスタティックメモリセルの問題点
を述べる。
を述べる。
（１）駆動ＭＯＳトランジスタのソースに接地電位を与
えるための配線として用いているｎ十層３ｆがメモリセ
ルの縦方向の寸法を増加させる要因となっていた。また
ｎ十層３ｆには、メモリの動作時には例えば第１１図に
おけるデータ線２ａから転送ＭＯＳトランジスタＴ８を
通して駆動ＭＯＳトランジスタＴ１に電流が流れ、シー
ト抵抗が２０〜１００Ω／口と高いｎ＋ｆｉではメモリ
セル間で電位降下が生じることが問題であった。これを
解決するために従来は数セルごとに１本の割合でアルミ
ニウム配線により接地電位をｎ中層に供給する必要があ
り、このアルミニウム配線がメモリチップ全体の面積を
増加させるという問題があった。
えるための配線として用いているｎ十層３ｆがメモリセ
ルの縦方向の寸法を増加させる要因となっていた。また
ｎ十層３ｆには、メモリの動作時には例えば第１１図に
おけるデータ線２ａから転送ＭＯＳトランジスタＴ８を
通して駆動ＭＯＳトランジスタＴ１に電流が流れ、シー
ト抵抗が２０〜１００Ω／口と高いｎ＋ｆｉではメモリ
セル間で電位降下が生じることが問題であった。これを
解決するために従来は数セルごとに１本の割合でアルミ
ニウム配線により接地電位をｎ中層に供給する必要があ
り、このアルミニウム配線がメモリチップ全体の面積を
増加させるという問題があった。
２）メモリチップの封止に用いるセラミック材料やレジ
ン材料および配線材料の中に微量に含まれているウラニ
ウムやトリウムが崩壊するときに発生するα線がメモリ
セルに入射すると、α線の飛程に沿って電子−正孔の対
が発生し、蓄積ノードＮｘ、Ｎｚに蓄えられた電荷に混
入して蓄積ノードＮ１．Ｎｔの電位を変動させ、その結
果メモリの情報が破壊される。これがソフトエラーと呼
ばれる現象である。従来のスタティックメモリでは、駆
動ＭＯＳトランジスタのドレイン領域ｎ÷拡散層とＰ形
シリコン基板との間に形成されるＰ−Ｎ接合容量やゲー
ト酸化膜による絶縁膜容量により、α線による電荷消失
を補うだけの電荷が蓄積できた。ところが、メモリセル
の面積が縮小されると、α線による電荷消失を補うには
蓄積電荷が不十分になる。したがって従来形のスタティ
ックメモリセル構造は、微細化するとソフトエラー率が
増加し、メモリの信頼性が著しく低下するという問題が
あった。
ン材料および配線材料の中に微量に含まれているウラニ
ウムやトリウムが崩壊するときに発生するα線がメモリ
セルに入射すると、α線の飛程に沿って電子−正孔の対
が発生し、蓄積ノードＮｘ、Ｎｚに蓄えられた電荷に混
入して蓄積ノードＮ１．Ｎｔの電位を変動させ、その結
果メモリの情報が破壊される。これがソフトエラーと呼
ばれる現象である。従来のスタティックメモリでは、駆
動ＭＯＳトランジスタのドレイン領域ｎ÷拡散層とＰ形
シリコン基板との間に形成されるＰ−Ｎ接合容量やゲー
ト酸化膜による絶縁膜容量により、α線による電荷消失
を補うだけの電荷が蓄積できた。ところが、メモリセル
の面積が縮小されると、α線による電荷消失を補うには
蓄積電荷が不十分になる。したがって従来形のスタティ
ックメモリセル構造は、微細化するとソフトエラー率が
増加し、メモリの信頼性が著しく低下するという問題が
あった。
（３）負荷抵抗Ｒｚ、Ｒｚに用いる高抵抗多結晶シリコ
ンは粒界に形成されている界面準位によりその導電特性
が決まる。したがって、プラズマ窒化膜など多量の電荷
が捕獲されている膜をメモリセルの保護膜に用いる場合
やアルミニウム配線などの電極材料を形成する場合に高
抵抗多結晶シリコンの粒界の電位障壁の高さが変化し。
ンは粒界に形成されている界面準位によりその導電特性
が決まる。したがって、プラズマ窒化膜など多量の電荷
が捕獲されている膜をメモリセルの保護膜に用いる場合
やアルミニウム配線などの電極材料を形成する場合に高
抵抗多結晶シリコンの粒界の電位障壁の高さが変化し。
このため負荷抵抗Ｒ１，Ｒｚの値が変動するという問題
があった。
があった。
（４）データ線２ａ、２ｂと転送ＭＯＳトランジスタＴ
ａ、Ｔａのドレイン拡散層３ａ、３ｂとを接続する接続
孔４ａ、４ｂは、転送ＭＯＳトランジスタＴａ、Ｔａの
ゲート電極１ａとの間にマスク合せずれの余裕を確保す
ることがレイアウト上必要であり、これがメモリセルの
縦方向の寸法増加の要因となり、メモリセル面積低減の
上で問題となっていた。
ａ、Ｔａのドレイン拡散層３ａ、３ｂとを接続する接続
孔４ａ、４ｂは、転送ＭＯＳトランジスタＴａ、Ｔａの
ゲート電極１ａとの間にマスク合せずれの余裕を確保す
ることがレイアウト上必要であり、これがメモリセルの
縦方向の寸法増加の要因となり、メモリセル面積低減の
上で問題となっていた。
本発明の目的は、従来技術での上記の問題を解決し、所
要面積が小さく、α線によるソフトエラー耐性の高いス
タティック形ＭＯＳランダムアクセス記憶装置を提供す
ることにある。
要面積が小さく、α線によるソフトエラー耐性の高いス
タティック形ＭＯＳランダムアクセス記憶装置を提供す
ることにある。
上記目的は、駆動ＭｏＳトランジスタのソースを接地電
位に固定する導−電膜を半導体基板の主面より上部に形
成し、かつ前記導電膜と同一層により転送ＭｏＳトラン
ジスタのドレインと記憶装置のデータ線とを接続するこ
とにより達成される。
位に固定する導−電膜を半導体基板の主面より上部に形
成し、かつ前記導電膜と同一層により転送ＭｏＳトラン
ジスタのドレインと記憶装置のデータ線とを接続するこ
とにより達成される。
さらに、容量素子の下部電極と高抵抗素子を同一層で形
成し、容量素子の下部電極は蓄積ノードに接続され電荷
をメモリセルに供給するとともに、任意の電圧に固定さ
れた容量素子の下部電極により前記高抵抗素子を覆うこ
とにより達成される。
成し、容量素子の下部電極は蓄積ノードに接続され電荷
をメモリセルに供給するとともに、任意の電圧に固定さ
れた容量素子の下部電極により前記高抵抗素子を覆うこ
とにより達成される。
駆動ＭＯＳトランジスタのソースを接続する領域を導電
膜とし半導体基板の主面上に形成することにより接地線
の領域を削除できる。また前記導電膜と同一層で転送Ｍ
ＯＳトランジスタのドレインおよび記憶装置のデータ線
を接続すれば転送ＭＯＳトランジスタのゲートとデータ
線の接続孔との合わせ余裕が低減できる。以上によりメ
モリセルの面積を縮小することができる。
膜とし半導体基板の主面上に形成することにより接地線
の領域を削除できる。また前記導電膜と同一層で転送Ｍ
ＯＳトランジスタのドレインおよび記憶装置のデータ線
を接続すれば転送ＭＯＳトランジスタのゲートとデータ
線の接続孔との合わせ余裕が低減できる。以上によりメ
モリセルの面積を縮小することができる。
また、高抵抗素子を形成する導電膜と上層の導電膜とで
容量素子を形成することにより蓄積電荷を増加させるこ
とができ、α線によるソフトエラー耐性を向上できる。
容量素子を形成することにより蓄積電荷を増加させるこ
とができ、α線によるソフトエラー耐性を向上できる。
さらに、前記容量素子を形成する上層の導電膜と前記接
地線を構成する導電膜とにより高抵抗部を覆うことによ
り高抵抗にかかる電界を一定とし、高抵抗の特性を安定
にすることができる。
地線を構成する導電膜とにより高抵抗部を覆うことによ
り高抵抗にかかる電界を一定とし、高抵抗の特性を安定
にすることができる。
以下１本発明の実施例を第１図から第８図により説明す
る。
る。
実施例１
第１図は、本発明の第１の実施例を示すスタティック形
ＭＯＳメモリの断面構造である。第１図において、第１
層目の導電膜は多結晶シリコン膜または金属シリサイド
膜、または金属ポリサイド膜などの導電膜を用い、ＭＯ
Ｓトランジスタのゲート電極１ａ、ｌｃを構成している
。各トランジスタはシリコン酸化膜８によって電気的に
分離されている。駆動ＭＯＳトランジスタのゲート電極
１ｃは、ゲート酸化膜９が一部エッチングされた孔を介
して転送ＭＯＳトランジスタのソース拡散Ｊｌｉ１３ｄ
に直接接続されている。接地線１３ｃは、第２層目の導
電膜である多結晶シリコン膜、または金属シリサイド膜
または金属ポリサイド膜などの導電膜を用いて形成され
、駆動ＭＯＳトランジスタのソース拡散層を接続してい
る。さらに接地線１３ｃと同一層で形成される接続層１
３ｂを介して転送ＭＯＳトランジスタのドレイン拡散層
３ｂとデータ線２ｂが接続している。また第３層目の導
電膜は多結晶シリコンで形成され、高抵抗素子領域７ｅ
、低抵抗領域７ｂ、７ｃを有し、−端７ｃは電源線へ、
もう一端７ｂは接続孔を介して転送ＭｏＳトランジス、
りのソース拡散層３ｄに接続され、さらに絶縁膜３０を
介して第４層目の導電膜１５と容量素子を形成している
。ここで容量素子の上部電極１５は接地電位あるいは電
源電圧等の任意の電圧に固定されている。
ＭＯＳメモリの断面構造である。第１図において、第１
層目の導電膜は多結晶シリコン膜または金属シリサイド
膜、または金属ポリサイド膜などの導電膜を用い、ＭＯ
Ｓトランジスタのゲート電極１ａ、ｌｃを構成している
。各トランジスタはシリコン酸化膜８によって電気的に
分離されている。駆動ＭＯＳトランジスタのゲート電極
１ｃは、ゲート酸化膜９が一部エッチングされた孔を介
して転送ＭＯＳトランジスタのソース拡散Ｊｌｉ１３ｄ
に直接接続されている。接地線１３ｃは、第２層目の導
電膜である多結晶シリコン膜、または金属シリサイド膜
または金属ポリサイド膜などの導電膜を用いて形成され
、駆動ＭＯＳトランジスタのソース拡散層を接続してい
る。さらに接地線１３ｃと同一層で形成される接続層１
３ｂを介して転送ＭＯＳトランジスタのドレイン拡散層
３ｂとデータ線２ｂが接続している。また第３層目の導
電膜は多結晶シリコンで形成され、高抵抗素子領域７ｅ
、低抵抗領域７ｂ、７ｃを有し、−端７ｃは電源線へ、
もう一端７ｂは接続孔を介して転送ＭｏＳトランジス、
りのソース拡散層３ｄに接続され、さらに絶縁膜３０を
介して第４層目の導電膜１５と容量素子を形成している
。ここで容量素子の上部電極１５は接地電位あるいは電
源電圧等の任意の電圧に固定されている。
第２図（Ａ）、（Ｂ）を用いてさらに詳細に説明する。
第２図は本実施例の平面レイアウト図であり、第２図（
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第２図（Ｂ）は第３層目および第４層目の導電膜
およびアルミニウム電極の平面レイアウト図である゛０
本本実側では第２図（Ａ）、（Ｂ）に示されるように、
駆動ＭＯＳトランジスタＴｉ、Ｔｘのソース３ｇ、３ｈ
は、第１層目と第２層目の導電膜との層間絶縁膜１０に
形成された接続孔１２ｃ、１２ｄを介して、第２層目の
導電膜１３ｃにより互いに接続されている。
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第２図（Ｂ）は第３層目および第４層目の導電膜
およびアルミニウム電極の平面レイアウト図である゛０
本本実側では第２図（Ａ）、（Ｂ）に示されるように、
駆動ＭＯＳトランジスタＴｉ、Ｔｘのソース３ｇ、３ｈ
は、第１層目と第２層目の導電膜との層間絶縁膜１０に
形成された接続孔１２ｃ、１２ｄを介して、第２層目の
導電膜１３ｃにより互いに接続されている。
さらに第２層目の導電膜１３ｃは接地電位に固定されて
おり、記憶装置内のすべての駆動ＭＯＳトランジスタの
ソースに接続されている。また第２層目の導電膜１３ａ
、１３ｂは接続孔１２ａ。
おり、記憶装置内のすべての駆動ＭＯＳトランジスタの
ソースに接続されている。また第２層目の導電膜１３ａ
、１３ｂは接続孔１２ａ。
１２ｂを通して転送ＭｏＳトランジスタＴａ、Ｔｔのド
レイン３ａ、３ｂに接続されており、さらに第２層目の
導電膜１３ａ、１３ｂは接続孔４ａ。
レイン３ａ、３ｂに接続されており、さらに第２層目の
導電膜１３ａ、１３ｂは接続孔４ａ。
４ｂを通してデータ線のアルミニウム電極２ａ。
２ｂが接続されている。
第３層目の導電膜は高抵抗素子７ｄ、７ｅ、電源線７ｃ
および容量素子の下部電極７ａ、７ｂを構成し、第１層
目と第２層目の導電膜との層間絶縁膜１０および第２層
目と第３層目の導電膜との層間絶縁２０に形成された接
続孔１４ａ、１４ｂを通して、転送ＭＯＳトランジスタ
Ｔｌｌ、Ｔ４のソース３ｃ、３ｄに接続され、微少電流
を供給している。
および容量素子の下部電極７ａ、７ｂを構成し、第１層
目と第２層目の導電膜との層間絶縁膜１０および第２層
目と第３層目の導電膜との層間絶縁２０に形成された接
続孔１４ａ、１４ｂを通して、転送ＭＯＳトランジスタ
Ｔｌｌ、Ｔ４のソース３ｃ、３ｄに接続され、微少電流
を供給している。
次に本実施例メモリセルの製造方法を、第３図に示す断
面図により、工程順に説明する。
面図により、工程順に説明する。
まず第３図（Ａ）に示すように、比抵抗５〜２０Ω・ｃ
ｍ（１００）面のｎ形シリコン基板２６内に不純物濃度
ＩＱ１６〜１０１δｌ−８のＰ形のウェル１６をボロン
のイオン打込みと熱拡散法により形成した後、ＬＯＣＯ
８法などを用いＭＯＳトランジスタの絶縁分離のための
厚さ１００〜１１０００ｎのシリコン酸化膜８を形成し
、ＭＯＳトランジスタの能動領域となる部分に厚さ１０
〜１１００ｎのゲート酸化膜９を形成する。
ｍ（１００）面のｎ形シリコン基板２６内に不純物濃度
ＩＱ１６〜１０１δｌ−８のＰ形のウェル１６をボロン
のイオン打込みと熱拡散法により形成した後、ＬＯＣＯ
８法などを用いＭＯＳトランジスタの絶縁分離のための
厚さ１００〜１１０００ｎのシリコン酸化膜８を形成し
、ＭＯＳトランジスタの能動領域となる部分に厚さ１０
〜１１００ｎのゲート酸化膜９を形成する。
次いで第３図（Ｂ）に示すように、ゲート酸化膜９の一
部に接続孔５ｂを形成し、例えば多結晶シリコンなどの
導電膜をＣＶＤ法等で堆積した後、リン処理等で低抵抗
化したのち酸化膜２１をＣＶＤ法等で堆積しホトリソグ
ラフィとドライエツチングによりゲート電極１ａ、ｌｃ
を形成し、このゲート電極１ａ、ｌｃをマスクとしてヒ
素等のイオン打込みを行ないＮ形の不純物拡散層３ｂ、
３ｄを形成する。
部に接続孔５ｂを形成し、例えば多結晶シリコンなどの
導電膜をＣＶＤ法等で堆積した後、リン処理等で低抵抗
化したのち酸化膜２１をＣＶＤ法等で堆積しホトリソグ
ラフィとドライエツチングによりゲート電極１ａ、ｌｃ
を形成し、このゲート電極１ａ、ｌｃをマスクとしてヒ
素等のイオン打込みを行ないＮ形の不純物拡散層３ｂ、
３ｄを形成する。
次いで第３図（Ｃ）に示すように、層間絶縁膜１０であ
るシリコン酸化膜等をＣＶＤ法等で厚さ５０〜５００ｎ
ｍ堆積し、駆動ＭｏＳトランジスタのソース拡散層及び
転送ＭｏＳトランジスタのドレイン拡散層３ｂに接続孔
１２ｂを開孔し、第２層目の導電膜である例えば多結晶
シリコンや金属シリサイド膜などをＣＶＤ法あるいはス
パッタ法等で堆積し、リン処理あるいはイオン打込み等
でＮ彫工細物を導入した後、ホトリソグラフィとドライ
エツチングにより、接地線１３ｃおよび接続層１３ｂを
形成する。
るシリコン酸化膜等をＣＶＤ法等で厚さ５０〜５００ｎ
ｍ堆積し、駆動ＭｏＳトランジスタのソース拡散層及び
転送ＭｏＳトランジスタのドレイン拡散層３ｂに接続孔
１２ｂを開孔し、第２層目の導電膜である例えば多結晶
シリコンや金属シリサイド膜などをＣＶＤ法あるいはス
パッタ法等で堆積し、リン処理あるいはイオン打込み等
でＮ彫工細物を導入した後、ホトリソグラフィとドライ
エツチングにより、接地線１３ｃおよび接続層１３ｂを
形成する。
次いで第３図（Ｄ）に示すように１層間絶縁膜２０であ
るシリコン酸化膜等をＣＶＤ法等で厚さ５０〜５００ｎ
ｍ堆積し、転送ＭｏＳトランジスタのソース拡散層３ｄ
上に第３層目の導電膜を接続するための接続孔１４ｂを
開孔した後、多結晶シリコンをＣＶＤ法等により厚さ５
０〜２００ｎｍ堆積した後、ホトリソグラフィとドライ
エツチングによりパターニングし、次いで高抵抗部７ｅ
の両端７ｃ、７ｂにヒ素等のｎ型不純物をドーズ量１０
ｘｉ〜１０”備−”注入し、電源線７ｃ及び容量素子の
下部電極７ｂを低抵抗化する。
るシリコン酸化膜等をＣＶＤ法等で厚さ５０〜５００ｎ
ｍ堆積し、転送ＭｏＳトランジスタのソース拡散層３ｄ
上に第３層目の導電膜を接続するための接続孔１４ｂを
開孔した後、多結晶シリコンをＣＶＤ法等により厚さ５
０〜２００ｎｍ堆積した後、ホトリソグラフィとドライ
エツチングによりパターニングし、次いで高抵抗部７ｅ
の両端７ｃ、７ｂにヒ素等のｎ型不純物をドーズ量１０
ｘｉ〜１０”備−”注入し、電源線７ｃ及び容量素子の
下部電極７ｂを低抵抗化する。
次いで第３図（Ｅ）に示すように、第３層目の導電膜上
にシリコン酸化膜等をＣＶＤ法等により５０〜５００ｎ
ｍ堆積した後、容量素子下部電極７ｂ上の上記絶縁膜を
除去し、容量形成のための絶縁膜３０をＣＶＤ法等で５
〜５０ｎｍ堆積した後、第４１！Ｉ目の導電膜である多
結晶シリコン等をＣＶＤ法等で１００〜５００ｎｍ堆積
し、リン処理あるいはイオン打込み等で低抵抗化した後
、ホトレジストとドライエツチングにより容量素子上部
電極１５を形成する。ここでプロセスの簡略化のために
、第３ＷＩ目および第４層目の導電膜間は容量形成のた
めの薄い絶縁膜３０だけにすることも可能である。
にシリコン酸化膜等をＣＶＤ法等により５０〜５００ｎ
ｍ堆積した後、容量素子下部電極７ｂ上の上記絶縁膜を
除去し、容量形成のための絶縁膜３０をＣＶＤ法等で５
〜５０ｎｍ堆積した後、第４１！Ｉ目の導電膜である多
結晶シリコン等をＣＶＤ法等で１００〜５００ｎｍ堆積
し、リン処理あるいはイオン打込み等で低抵抗化した後
、ホトレジストとドライエツチングにより容量素子上部
電極１５を形成する。ここでプロセスの簡略化のために
、第３ＷＩ目および第４層目の導電膜間は容量形成のた
めの薄い絶縁膜３０だけにすることも可能である。
次に第３図（Ｆ）に示すように、リンガラス膜等の層間
絶縁膜１１を厚さ１００〜１１０６０ｎ堆積した後、接
続Ｍ１３ｂ上に接続孔４ｂを開孔し、アルミニウムを５
００〜２０００ｎｍ堆積し、ホトリソグラフィとドライ
エツチングによりビット線となるアルミニウム電極２ｂ
を形成する。
絶縁膜１１を厚さ１００〜１１０６０ｎ堆積した後、接
続Ｍ１３ｂ上に接続孔４ｂを開孔し、アルミニウムを５
００〜２０００ｎｍ堆積し、ホトリソグラフィとドライ
エツチングによりビット線となるアルミニウム電極２ｂ
を形成する。
本実施例によれば、蓄積ノードの蓄積電荷を多くするこ
とができ、α線によるソフトエラーを低減できる。また
接地線を導電膜とすることによりメモリセル面積を削減
できる。さらに第４層目の導電膜により高抵抗素子を覆
っているため、安定な高抵抗の特性を得ることができる
。
とができ、α線によるソフトエラーを低減できる。また
接地線を導電膜とすることによりメモリセル面積を削減
できる。さらに第４層目の導電膜により高抵抗素子を覆
っているため、安定な高抵抗の特性を得ることができる
。
実施例２
第４図は本発明の第２の実施例を示すスタティック形Ｍ
ＯＳメモリの断面構造である。第４図において、第１層
目の導電膜は多結晶シリコン膜または金属シリサイド膜
、または金属ポリサイド膜などの導電膜を用い、ＭＯＳ
トランジスタのゲート電極１ａ、ｌｃを構成している。
ＯＳメモリの断面構造である。第４図において、第１層
目の導電膜は多結晶シリコン膜または金属シリサイド膜
、または金属ポリサイド膜などの導電膜を用い、ＭＯＳ
トランジスタのゲート電極１ａ、ｌｃを構成している。
各トランジスタは、シリコン酸化膜８によって電気的に
分離されている。駆動ＭＯＳトランジスタのゲート’Ｒ
Ｗａ１ｃは、ゲート酸化膜９が一部エッチングされた孔
を介して転送ＭＯＳトランジスタのソース拡散′層３ｄ
に直接接続されている。接地線１３ｃは、第２層目の導
電膜である多結晶シリコン膜、または金属シリサイド膜
または金属ポリサイド膜などの導電膜を用いて形成され
、駆動ＭｏＳトランジスタのソース拡散層を接続してい
る。さらに接地線１３ｃと同一層で形成される接続層１
３ｂを介して転送ＭＯＳトランジスタのドレイン拡散層
１３ｂとデータ線２ｂが接続している。また第３層目の
導電膜は多結晶シリコンで形成され、高抵抗領域７ｅ、
低抵抗領域７ｂを有し、低抵抗領域７ｂは容量素子の下
部電極を構成するとともに、接続孔を介して転送ＭＯＳ
トランジスタのソース拡散層に３ｄ接続されている。容
量素子の上部電極１５を構成する第４層目の導電膜は、
電源電圧に固定され、接続孔を介して高抵抗領域７ｅに
電源電圧を供給する電源線を兼ねている。
分離されている。駆動ＭＯＳトランジスタのゲート’Ｒ
Ｗａ１ｃは、ゲート酸化膜９が一部エッチングされた孔
を介して転送ＭＯＳトランジスタのソース拡散′層３ｄ
に直接接続されている。接地線１３ｃは、第２層目の導
電膜である多結晶シリコン膜、または金属シリサイド膜
または金属ポリサイド膜などの導電膜を用いて形成され
、駆動ＭｏＳトランジスタのソース拡散層を接続してい
る。さらに接地線１３ｃと同一層で形成される接続層１
３ｂを介して転送ＭＯＳトランジスタのドレイン拡散層
１３ｂとデータ線２ｂが接続している。また第３層目の
導電膜は多結晶シリコンで形成され、高抵抗領域７ｅ、
低抵抗領域７ｂを有し、低抵抗領域７ｂは容量素子の下
部電極を構成するとともに、接続孔を介して転送ＭＯＳ
トランジスタのソース拡散層に３ｄ接続されている。容
量素子の上部電極１５を構成する第４層目の導電膜は、
電源電圧に固定され、接続孔を介して高抵抗領域７ｅに
電源電圧を供給する電源線を兼ねている。
第５図（Ａ）、（Ｂ）を用いてさらに詳細に説明する。
第５図は本実施例の平面レイアウト図であり、第５図（
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第５図（Ｂ）は第３層目、第４層目の導電膜およ
びアルミニウム電極の平面レイアウト図である０本実施
例において第１層目、第２層目の導電膜およびアルミニ
ウム電極の平面レイアウト、機能などについては第１の
実施例と同様であり、省略する。第３層目の導電膜は、
高抵抗素子７ｄ、７ｅおよび容量素子の下部電極７ａ、
７ｂを構成し、接続孔１４ａ、１４ｂを通して転送Ｍｏ
ＳトランジスタＴ８．Ｔａのソース３ｃ、３ｄに接続さ
れ、微少電流を供給している。第４層目の導電膜でなる
容量素子の上部電極１５は電源電圧に固定され、電源線
を兼ねており、接続孔６ａ、６ｂを介して高抵抗部７ｄ
、７ｅに電源電圧を供給している。
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第５図（Ｂ）は第３層目、第４層目の導電膜およ
びアルミニウム電極の平面レイアウト図である０本実施
例において第１層目、第２層目の導電膜およびアルミニ
ウム電極の平面レイアウト、機能などについては第１の
実施例と同様であり、省略する。第３層目の導電膜は、
高抵抗素子７ｄ、７ｅおよび容量素子の下部電極７ａ、
７ｂを構成し、接続孔１４ａ、１４ｂを通して転送Ｍｏ
ＳトランジスタＴ８．Ｔａのソース３ｃ、３ｄに接続さ
れ、微少電流を供給している。第４層目の導電膜でなる
容量素子の上部電極１５は電源電圧に固定され、電源線
を兼ねており、接続孔６ａ、６ｂを介して高抵抗部７ｄ
、７ｅに電源電圧を供給している。
次に本実施例メモリセルの製造方法を、第６図により、
工程順に説明する。なお第２層目の導電膜形成までは第
１の実施例と同様であり、省略する。
工程順に説明する。なお第２層目の導電膜形成までは第
１の実施例と同様であり、省略する。
まず第６図（Ａ）第２層目の導電膜により接地線１３ｃ
および接続層１３ｂを形成した後、層間絶縁膜２０であ
るシリコン酸化膜等をＣＶＤを法等で厚さ５０〜５００
ｎｍ堆積し、転送ＭｏＳトランジスタのソース拡散層３
ｄ上の第３層目の導電膜を接続するための接続孔１４ｂ
を開孔し１次いで第３層目の導電膜である多結晶シリコ
ンをＣＶＤ法等により厚さ５０〜２００ｎｍ堆積した後
、ホトリソグラフィとドライエツチングによりパターニ
ングし、次いで容量素子の下部電極となる領域７ｂにヒ
素をドーズ量１０１番〜１０”Ｑｌ−”注入し、高抵抗
領域７ｅと低抵抗領域７ｂを形成する。
および接続層１３ｂを形成した後、層間絶縁膜２０であ
るシリコン酸化膜等をＣＶＤを法等で厚さ５０〜５００
ｎｍ堆積し、転送ＭｏＳトランジスタのソース拡散層３
ｄ上の第３層目の導電膜を接続するための接続孔１４ｂ
を開孔し１次いで第３層目の導電膜である多結晶シリコ
ンをＣＶＤ法等により厚さ５０〜２００ｎｍ堆積した後
、ホトリソグラフィとドライエツチングによりパターニ
ングし、次いで容量素子の下部電極となる領域７ｂにヒ
素をドーズ量１０１番〜１０”Ｑｌ−”注入し、高抵抗
領域７ｅと低抵抗領域７ｂを形成する。
次いで第６図（Ｂ）に示すように、−度シリコン酸化膜
等の絶縁膜を厚さ５０〜５００ ｎ ｍｃＶＤ法等で堆
積した後、容量素子下部電極７ｂ上のこの絶縁膜をホト
リソグラフィとウェットエツチングにより除去し、次い
で容量形成のための薄い絶縁膜３０をＣＶＤ法等で５〜
５０ｎｍ堆積する。この後高抵抗部７ｅに電源線１５を
接続するための接続孔６ｂをホトリソグラフィとドライ
エツチングにより開孔し、次いで第４層目の導電膜であ
る多結晶シリコンをＣＶＤ法等で堆積し、ホトリソグラ
フィとドライエツチングにより容量素子の上部電極（電
源線）１５を形成する。
等の絶縁膜を厚さ５０〜５００ ｎ ｍｃＶＤ法等で堆
積した後、容量素子下部電極７ｂ上のこの絶縁膜をホト
リソグラフィとウェットエツチングにより除去し、次い
で容量形成のための薄い絶縁膜３０をＣＶＤ法等で５〜
５０ｎｍ堆積する。この後高抵抗部７ｅに電源線１５を
接続するための接続孔６ｂをホトリソグラフィとドライ
エツチングにより開孔し、次いで第４層目の導電膜であ
る多結晶シリコンをＣＶＤ法等で堆積し、ホトリソグラ
フィとドライエツチングにより容量素子の上部電極（電
源線）１５を形成する。
ここで工程簡略化のために、第３層目と第４層目の導電
膜との層間絶縁膜は、容量形成のための薄い絶縁膜３０
だけにすることも可能である。
膜との層間絶縁膜は、容量形成のための薄い絶縁膜３０
だけにすることも可能である。
次いで第６図（Ｃ）に示すように、リンガラス膜等の層
間絶縁膜１１を厚さ１００〜１１０００ｎ堆積した後、
接続層１３ｂ上に接続孔４ｂを開孔し。
間絶縁膜１１を厚さ１００〜１１０００ｎ堆積した後、
接続層１３ｂ上に接続孔４ｂを開孔し。
アルミニウムを５００〜２０００ｎｍ堆積した後、ホト
リソグラフィとドライエツチングによりビット線となる
アルミニウム電極２ｂを形成する。
リソグラフィとドライエツチングによりビット線となる
アルミニウム電極２ｂを形成する。
本実施例によれば、実施例１に対して高抵抗素子の寸法
を２０〜３０％程度長くとることができ高抵抗素子の抵
抗値を大きくすることができる。
を２０〜３０％程度長くとることができ高抵抗素子の抵
抗値を大きくすることができる。
実施例３
第７図は、本発明の第３の実施例を示すスタティック形
ＭＯＳメモリの断面構造である。第７図において、第１
層目の禽−膜は多結晶シリコン膜または金属シリサイド
膜、または金属ポリサイド膜などの導電膜を用いｌＭＯ
Ｓトランジスタのゲート電極１ａ、ｌｃを構成している
。各トランジスタはシリコン酸化膜８によって電気的に
分離されている。駆動ＭＯＳトランジスタのゲート電極
１ｃはゲート酸化膜９が一部エッチングされた孔を介し
て転送ＭＯＳトランジスタのソース拡散層３ｄに直接接
続されている。接地線１３ｃは、第２層目の導電膜であ
る多結晶シリコン膜、または金属シリサイド膜、または
金属ポリサイド膜などの導電膜を用いて形成され、駆動
ＭＯＳトランジスタのソース拡散層を接続している。さ
らに接地線１３ｃと同一層で形成される接続層１３ｂを
介して転送ＭＯＳトランジスタのドレイン拡散層３ｂと
データａ２ｂが接続している。また第３層目の導電膜は
多結晶シリコンで形成され、高抵抗領域７ｅ、低抵抗領
域７ｂを有し、低抵抗領域７ｂは容量素子の下部電極を
構成するとともに、接続孔を介して転送ＭｏＳトランジ
スタのソース拡散層３ｄに接続されている。第４層目の
導電膜は、容量素子の上部電極１５ａおよび電源線１５
ｂを構成し、容量素子の上部電極１５ａは接地電圧等の
任意の電圧に固定され、電源線１５ｂは電源電圧に固定
され接続孔を介して高抵抗部７ｅに電源電圧を供給して
いる。
ＭＯＳメモリの断面構造である。第７図において、第１
層目の禽−膜は多結晶シリコン膜または金属シリサイド
膜、または金属ポリサイド膜などの導電膜を用いｌＭＯ
Ｓトランジスタのゲート電極１ａ、ｌｃを構成している
。各トランジスタはシリコン酸化膜８によって電気的に
分離されている。駆動ＭＯＳトランジスタのゲート電極
１ｃはゲート酸化膜９が一部エッチングされた孔を介し
て転送ＭＯＳトランジスタのソース拡散層３ｄに直接接
続されている。接地線１３ｃは、第２層目の導電膜であ
る多結晶シリコン膜、または金属シリサイド膜、または
金属ポリサイド膜などの導電膜を用いて形成され、駆動
ＭＯＳトランジスタのソース拡散層を接続している。さ
らに接地線１３ｃと同一層で形成される接続層１３ｂを
介して転送ＭＯＳトランジスタのドレイン拡散層３ｂと
データａ２ｂが接続している。また第３層目の導電膜は
多結晶シリコンで形成され、高抵抗領域７ｅ、低抵抗領
域７ｂを有し、低抵抗領域７ｂは容量素子の下部電極を
構成するとともに、接続孔を介して転送ＭｏＳトランジ
スタのソース拡散層３ｄに接続されている。第４層目の
導電膜は、容量素子の上部電極１５ａおよび電源線１５
ｂを構成し、容量素子の上部電極１５ａは接地電圧等の
任意の電圧に固定され、電源線１５ｂは電源電圧に固定
され接続孔を介して高抵抗部７ｅに電源電圧を供給して
いる。
第８図（Ａ）、（Ｂ）を用いてさらに詳細に説明する。
第８図は本実施例の平面レイアウト図であり、第８図（
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第８図（Ｂ）は第３層目および第４１層目の導電
膜およびアルミニウム電極の平面レイアウト図である０
本実施例において第１層目、第２層目および第３層目の
導電膜ならびにアルミニウム電極の平面レイアウト図１
機能などについては、第２の実施例と同様であり。
Ａ）は第１層目および第２層目の導電膜の平面レイアウ
ト図、第８図（Ｂ）は第３層目および第４１層目の導電
膜およびアルミニウム電極の平面レイアウト図である０
本実施例において第１層目、第２層目および第３層目の
導電膜ならびにアルミニウム電極の平面レイアウト図１
機能などについては、第２の実施例と同様であり。
説明を省略する。第４層目の導電膜は容量素子の上部電
極１５ａおよび電源線１５ｂｔｔ構成し、電源線１５ｂ
は接続孔６ａ、６ｂを通して高抵抗部７ｄ、７ｅに接続
され電源電圧を供給している。
極１５ａおよび電源線１５ｂｔｔ構成し、電源線１５ｂ
は接続孔６ａ、６ｂを通して高抵抗部７ｄ、７ｅに接続
され電源電圧を供給している。
本実施例のメモリセルの製造方法は、第２の実施例に対
して第４層目の導電膜のマスタスライスによって可能の
ため、省略する。
して第４層目の導電膜のマスタスライスによって可能の
ため、省略する。
本実施例によれば、実施例２と同様に高抵抗素子の寸法
を実施例よりも２０〜３０％程度長くとることができる
とともに、容量素子上部電極を任意の電圧とすることが
可能である。
を実施例よりも２０〜３０％程度長くとることができる
とともに、容量素子上部電極を任意の電圧とすることが
可能である。
本発明によれば、高集積化が可能で、しかも微細化に伴
うα線に起因したソフトエラー率の増加を防止すること
ができるとともに、安定な高抵抗素子特性を持つスタテ
イツ゛り形ＭＯＳメモリを実現することができる。
うα線に起因したソフトエラー率の増加を防止すること
ができるとともに、安定な高抵抗素子特性を持つスタテ
イツ゛り形ＭＯＳメモリを実現することができる。
第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の平面レイアウト図、第３図は第１図の形成工程
断面図、第４図は本発明の第２の実施例を示す断・面図
、第５図は第４図の平面レイアウト図、第６図は第４図
の形成工程断面図、第７図は本発明の第３図の実施例を
示す断面図、第８図は第７図の平面レイアウト図、第９
図は従来のスタティック形ＭＯＳメモリセルの等価回路
、第１０図はその断面図、第１１図は第１０図の平面レ
イアウト図である。 １ａ〜１ｃ・・・第１層目の導電膜、２ａ、２ｂ・・・
アルミニウム電極、３８〜３ｈ・・・ソースまたはドレ
イン拡散層、４ａ〜４ｂ、５ａ〜５ｃ、６ａ〜６ｂ、１
２ａ〜１２ｄ、１４ａ〜１４ｂ−接続孔、１３ａ〜１３
ｂ・・・第２層目の導電膜、７ａ〜７ｅ・・・第３層目
の導電膜、１５，１５ａ〜１５ｂ・・・第４層目の導電
膜、２ｂ・・・ｎ形シリコン基板、１６第 ／［ｉｉ］ 躬 ２２１ （Ａ） （Ｂ）ヒーーｌ宅
ル−−→ ←−−１七ルーーー第 ３ 凹 躬 ３ 図 （ε） （Ｆ） 第 ４Ｉ］ 月 ５ｆｌ Ｈ−−ｌセル−−Ｈドーーｌセルーー→乙り＃娩孔 １５電ｊ１．＠ 第 ６ 図 （Ａ） （Ｑ） 躬 ７ 図 第 ８ 図 ／Ｓｂ ｔＪ練 躬 ９（２１ 第 １０ 図 第 ／ｌ 凹
第１図の平面レイアウト図、第３図は第１図の形成工程
断面図、第４図は本発明の第２の実施例を示す断・面図
、第５図は第４図の平面レイアウト図、第６図は第４図
の形成工程断面図、第７図は本発明の第３図の実施例を
示す断面図、第８図は第７図の平面レイアウト図、第９
図は従来のスタティック形ＭＯＳメモリセルの等価回路
、第１０図はその断面図、第１１図は第１０図の平面レ
イアウト図である。 １ａ〜１ｃ・・・第１層目の導電膜、２ａ、２ｂ・・・
アルミニウム電極、３８〜３ｈ・・・ソースまたはドレ
イン拡散層、４ａ〜４ｂ、５ａ〜５ｃ、６ａ〜６ｂ、１
２ａ〜１２ｄ、１４ａ〜１４ｂ−接続孔、１３ａ〜１３
ｂ・・・第２層目の導電膜、７ａ〜７ｅ・・・第３層目
の導電膜、１５，１５ａ〜１５ｂ・・・第４層目の導電
膜、２ｂ・・・ｎ形シリコン基板、１６第 ／［ｉｉ］ 躬 ２２１ （Ａ） （Ｂ）ヒーーｌ宅
ル−−→ ←−−１七ルーーー第 ３ 凹 躬 ３ 図 （ε） （Ｆ） 第 ４Ｉ］ 月 ５ｆｌ Ｈ−−ｌセル−−Ｈドーーｌセルーー→乙り＃娩孔 １５電ｊ１．＠ 第 ６ 図 （Ａ） （Ｑ） 躬 ７ 図 第 ８ 図 ／Ｓｂ ｔＪ練 躬 ９（２１ 第 １０ 図 第 ／ｌ 凹
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面上に設けられたフリップフロップ
を構成する２個の駆動トランジスタとこれと対を成す２
個の転送トランジスタと２個の負荷素子を有するスタテ
ィック形ランダムアクセスメモリセルにおいて、１層目
の導電膜により能動トランジスタのゲート電極を構成し
、２層目の導電膜が駆動トランジスタのソースを接地電
位に固定し、３層目の導電膜により高抵抗素子を形成す
るとともに容量素子の下部電極を形成し、該容量素子の
下部は蓄積ノードに接続されており、４層目の導電膜に
より容量素子の上部電極が形成されたことを特徴とする
半導体記憶装置。 ２、第４層目の導電膜が任意の電圧に固定され、高抵抗
素子に電源電圧を供給する電源線が３層目の導電膜によ
り構成されたことを特徴とする特許請求の範囲第１項記
載の半導記憶装置。 ３、第４層目の導電膜が電源電圧に固定されるとともに
高抵抗素子に電源電圧を供給する電源線を構成したこと
を特徴とした特許請求の範囲第１項記載の半導体記憶装
置。 ４、第４層目の導電膜は、容量素子の上部電極を構成し
、該上部電極は任意の電圧に固定されているとともに、
高抵抗素子に電源電圧を供給する電源線とを同一層で形
成していることを特徴とした特許請求の範囲第１項記載
の半導体記憶装置。 ５、接地線を構成する２層目の導電膜は、転送ＭＯＳト
ランジスタのドレインおよび記憶装置のデータ線とに接
続される導電膜と同一層にて構成されたことを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270151A JPH01114072A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270151A JPH01114072A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114072A true JPH01114072A (ja) | 1989-05-02 |
Family
ID=17482251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270151A Pending JPH01114072A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279468A (ja) * | 1988-09-14 | 1990-03-20 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
| US5903299A (en) * | 1996-04-09 | 1999-05-11 | Shinko Electric Co., Ltd. | Thermal color printer |
-
1987
- 1987-10-28 JP JP62270151A patent/JPH01114072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279468A (ja) * | 1988-09-14 | 1990-03-20 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
| US5903299A (en) * | 1996-04-09 | 1999-05-11 | Shinko Electric Co., Ltd. | Thermal color printer |
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