JPH0244151B2 - - Google Patents
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- Publication number
- JPH0244151B2 JPH0244151B2 JP60117049A JP11704985A JPH0244151B2 JP H0244151 B2 JPH0244151 B2 JP H0244151B2 JP 60117049 A JP60117049 A JP 60117049A JP 11704985 A JP11704985 A JP 11704985A JP H0244151 B2 JPH0244151 B2 JP H0244151B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- gate
- mosfet
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路の入力保護回路に関す
るもので、特に高電圧が入力端子に入力されるお
それのある場合に、その高電圧が内部回路に印加
されないようにするための回路に関する。
るもので、特に高電圧が入力端子に入力されるお
それのある場合に、その高電圧が内部回路に印加
されないようにするための回路に関する。
従来のこの種の入力保護回路は、例えば第３図
に示すように構成されていた。即ち、入力端子３
に一端が接続され、他端が集積回路の内部回路１
１，１２に接続された入力抵抗１７と、ドレイン
が入力抵抗１７の他端に接続されたｎチヤンネル
MOSFET１６とを備え、FET１６のソースおよ
び基板はアース２に接続されていた。第４図に示
すように入力端子３の電圧V3が高くなつて例え
ば＋20Vになると、FET１６の基板−ドレインに
より構成されるＰ−Ｎ接合の逆方向ブレークダウ
ンを生じさせ、節点１５の電位V15が逆方向ブレ
ークダウン電圧（図示の例では10V程度）より高
くはならないようにしていた。一方、−20Vが入
力されたときには、基板−ドレインのＰ−Ｎ接合
が順方向にバイアスされることを利用し、節点１
５の電位が略0Vとなる（正確には0Vよりも、Ｐ
−Ｎ接合の降下分だけ低い値）となるようにして
いた。しかるに、Ｐ−Ｎ接合のブレークダウン電
圧は、基板の不純物濃度に依存するが、精度良く
制御することが困難であり、上記のような入力保
護回路には、次のような欠点があつた。
に示すように構成されていた。即ち、入力端子３
に一端が接続され、他端が集積回路の内部回路１
１，１２に接続された入力抵抗１７と、ドレイン
が入力抵抗１７の他端に接続されたｎチヤンネル
MOSFET１６とを備え、FET１６のソースおよ
び基板はアース２に接続されていた。第４図に示
すように入力端子３の電圧V3が高くなつて例え
ば＋20Vになると、FET１６の基板−ドレインに
より構成されるＰ−Ｎ接合の逆方向ブレークダウ
ンを生じさせ、節点１５の電位V15が逆方向ブレ
ークダウン電圧（図示の例では10V程度）より高
くはならないようにしていた。一方、−20Vが入
力されたときには、基板−ドレインのＰ−Ｎ接合
が順方向にバイアスされることを利用し、節点１
５の電位が略0Vとなる（正確には0Vよりも、Ｐ
−Ｎ接合の降下分だけ低い値）となるようにして
いた。しかるに、Ｐ−Ｎ接合のブレークダウン電
圧は、基板の不純物濃度に依存するが、精度良く
制御することが困難であり、上記のような入力保
護回路には、次のような欠点があつた。
(イ) 入力端子に正の高電圧が入力されたときに、
内部回路に印加される電圧を、電源電圧以下に
は抑えられなかつた。即ち、Ｐ−Ｎ接合の逆方
向ブレークダウン電圧が内部回路１１，１２の
動作電圧よりも高い場合には、その動作電圧よ
りも高い電圧が内部回路に加わるのを避けるこ
とができなかつた。
内部回路に印加される電圧を、電源電圧以下に
は抑えられなかつた。即ち、Ｐ−Ｎ接合の逆方
向ブレークダウン電圧が内部回路１１，１２の
動作電圧よりも高い場合には、その動作電圧よ
りも高い電圧が内部回路に加わるのを避けるこ
とができなかつた。
(ロ) Ｐ−Ｎ接合の逆方向ブレークダウンを利用し
ているため、正の高電圧の印加が頻繁に起こる
場合に、装置の寿命を縮める。
ているため、正の高電圧の印加が頻繁に起こる
場合に、装置の寿命を縮める。
(ハ) 内部回路のMOSFET１１，１２に、そのゲ
ート酸化膜の耐圧以上の電圧が加わるおそれが
あつた。ゲート酸化膜の耐圧は、プロセスの微
細化に伴い低くなる傾向があり、ゲート長が
2μの場合、ゲート酸化膜の耐圧は7V程度であ
る。一方、FET１６の基板−ドレイン間のＰ
−Ｎ接合の逆方向ブレークダウン電圧は基板の
濃度に依存するが、精度よく制御することが難
しい。
ート酸化膜の耐圧以上の電圧が加わるおそれが
あつた。ゲート酸化膜の耐圧は、プロセスの微
細化に伴い低くなる傾向があり、ゲート長が
2μの場合、ゲート酸化膜の耐圧は7V程度であ
る。一方、FET１６の基板−ドレイン間のＰ
−Ｎ接合の逆方向ブレークダウン電圧は基板の
濃度に依存するが、精度よく制御することが難
しい。
本発明の目的は、ゲート酸化膜の耐圧が電源電
圧に近い場合にも、内部回路を十分に保護するこ
とができ、寿命も長い入力保護回路を提供するこ
とにある。
圧に近い場合にも、内部回路を十分に保護するこ
とができ、寿命も長い入力保護回路を提供するこ
とにある。
本発明の入力保護回路は、ドレインが電源に接
続され、ゲートおよびソースが前記入力抵抗に接
続された第１導電形の第１のMOSFETと、ゲー
トが電源に接続された前記第１導電形の第２の
MOSFETと、一端が電源に接続され、他端が前
記第２のMOSFETのドレイン−ソース回路を介
して前記入力抵抗に接続された負荷素子とを備
え、前記負荷素子の他端が前記内部回路に接続さ
れていることを特徴とするものである。
続され、ゲートおよびソースが前記入力抵抗に接
続された第１導電形の第１のMOSFETと、ゲー
トが電源に接続された前記第１導電形の第２の
MOSFETと、一端が電源に接続され、他端が前
記第２のMOSFETのドレイン−ソース回路を介
して前記入力抵抗に接続された負荷素子とを備
え、前記負荷素子の他端が前記内部回路に接続さ
れていることを特徴とするものである。
本発明の一実施例を第１図に示す。図示のよう
に、この実施例の入力保護回路は、入力抵抗７と
第１導電形、例えばｎ−チヤンネル形の第１およ
び第２のMOSFET８，９と負荷素子１０とを有
する。第１のMOSFET８はドレインが電源１に
接続され、ゲートおよびソースは共通接続されて
入力抵抗７を介して入力端子３に接続されてい
る。第２のMOSFET９は、ゲートが電源１に接
続されている。負荷素子１０は一端が電源１に接
続されている。第１のMOSFET８のゲートおよ
びドレインは第２のMOSFET９を介して負荷素
子１０の他端に接続されるとともに集積回路の内
部回路１１，１２に接続されている。負荷素子１
０としては、図示の実施例では第２導電形例えば
ｐ−チヤンネル形のMOSFETが用いられ、その
ゲートがアースに接続されている。
に、この実施例の入力保護回路は、入力抵抗７と
第１導電形、例えばｎ−チヤンネル形の第１およ
び第２のMOSFET８，９と負荷素子１０とを有
する。第１のMOSFET８はドレインが電源１に
接続され、ゲートおよびソースは共通接続されて
入力抵抗７を介して入力端子３に接続されてい
る。第２のMOSFET９は、ゲートが電源１に接
続されている。負荷素子１０は一端が電源１に接
続されている。第１のMOSFET８のゲートおよ
びドレインは第２のMOSFET９を介して負荷素
子１０の他端に接続されるとともに集積回路の内
部回路１１，１２に接続されている。負荷素子１
０としては、図示の実施例では第２導電形例えば
ｐ−チヤンネル形のMOSFETが用いられ、その
ゲートがアースに接続されている。
上記の回路は以下のように動作する。
(イ) 入力信号の電圧V3がVCC＋VTHN8（VCCは電源
１の電圧、VTH8はFET８のしきい値電圧）よ
りも高い場合。
１の電圧、VTH8はFET８のしきい値電圧）よ
りも高い場合。
この場合、FET８は導通状態となる。FET
８は導通状態の抵抗が入力抵抗７より十分小さ
くしてあり、このため、節点４の電圧V4は V4≒VCC＋VTHN8 今、 VCC＝5V VTHN8＝3V V3＝20V とすると、V4≒8Vとなり、FET８のゲート−
ドレイン間にはVTHN8に相当する3Vが加わるだ
けである。また、FET９のゲートはVCC＝5V
であるので、そのゲート−ドレイン間にも3V
が加わるだけである。また節点５の電圧V5は、
FET９によりVCC以下に抑えられるとともに
FET１０によりVCCにプルアツプされているの
で、VCCである。即ち、VCCよりも高くなるこ
とはない。従つて、内部回路１１，１２のゲー
トに加わる電圧もVCC＝5V以下に抑えられる。
８は導通状態の抵抗が入力抵抗７より十分小さ
くしてあり、このため、節点４の電圧V4は V4≒VCC＋VTHN8 今、 VCC＝5V VTHN8＝3V V3＝20V とすると、V4≒8Vとなり、FET８のゲート−
ドレイン間にはVTHN8に相当する3Vが加わるだ
けである。また、FET９のゲートはVCC＝5V
であるので、そのゲート−ドレイン間にも3V
が加わるだけである。また節点５の電圧V5は、
FET９によりVCC以下に抑えられるとともに
FET１０によりVCCにプルアツプされているの
で、VCCである。即ち、VCCよりも高くなるこ
とはない。従つて、内部回路１１，１２のゲー
トに加わる電圧もVCC＝5V以下に抑えられる。
一方、負荷素子として用いられているｐチヤ
ンネルMOSFET１０はゲートがアースに接続
されているので、ゲート−ソース間の電圧も
VCC＝5V以下に抑えられる。
ンネルMOSFET１０はゲートがアースに接続
されているので、ゲート−ソース間の電圧も
VCC＝5V以下に抑えられる。
第２図には、入力端子３の電圧V3が20Vの
ときの、節点４、節点５の電圧V4，V5が示さ
れている。
ときの、節点４、節点５の電圧V4，V5が示さ
れている。
(ロ) VCC＋VTHN8＞V3＞VCCの場合。
この場合、FET８は導通しないが、節点４
の電圧V4と電源１の電圧VCCとの差はVTHN8以
下であるので、FET９のゲート−ドレイン間
の電圧はVTHN8（例えば3V）以下である。一方、
節点５の電圧V5は、(イ)の場合と同様でVCC＝
5Vよりも高くならない。
の電圧V4と電源１の電圧VCCとの差はVTHN8以
下であるので、FET９のゲート−ドレイン間
の電圧はVTHN8（例えば3V）以下である。一方、
節点５の電圧V5は、(イ)の場合と同様でVCC＝
5Vよりも高くならない。
(ハ) 入力信号の電圧V3が０の場合。
FET１０はｐチヤンネル形で、ゲートが接
地されているので、導通状態にあり、また、
FET９はゲートに電源電圧VCCが印加されてい
るため導通状態にあるが、FET１０はFET９
に比べ導通状態における抵抗が大となるよう形
成されているため、節点５の電圧V5は略０と
なる。
地されているので、導通状態にあり、また、
FET９はゲートに電源電圧VCCが印加されてい
るため導通状態にあるが、FET１０はFET９
に比べ導通状態における抵抗が大となるよう形
成されているため、節点５の電圧V5は略０と
なる。
(ニ) 入力信号の電圧V3が負の場合。
この場合、FET８の基板−ソース間のＰ−
Ｎ接合、FET９の基板−ドレイン間のＰ−Ｎ
接合がともに順方向にバイアスされ、アースか
らこれらのＰ−Ｎ接合を通して、入力抵抗７、
入力端子３の経路で導通状態となり、節点４の
電圧V4はＰ−Ｎ接合の順方向降下分だけ０よ
り低い値にクランプされる。従つて、FET８
のゲート−ソース間にはＰ−Ｎ接合の順方向降
下分（通常1V以下）しか加わらず、ドレイン
−ゲート間にはＰ−Ｎ接合の順方向降下分と
VCCの和しか加わらない。このことは、V3の値
がいかに大きくてもあてはまる。第２図にはま
たV3＝−20Vの場合のV4，V5が示されている。
Ｎ接合、FET９の基板−ドレイン間のＰ−Ｎ
接合がともに順方向にバイアスされ、アースか
らこれらのＰ−Ｎ接合を通して、入力抵抗７、
入力端子３の経路で導通状態となり、節点４の
電圧V4はＰ−Ｎ接合の順方向降下分だけ０よ
り低い値にクランプされる。従つて、FET８
のゲート−ソース間にはＰ−Ｎ接合の順方向降
下分（通常1V以下）しか加わらず、ドレイン
−ゲート間にはＰ−Ｎ接合の順方向降下分と
VCCの和しか加わらない。このことは、V3の値
がいかに大きくてもあてはまる。第２図にはま
たV3＝−20Vの場合のV4，V5が示されている。
以上のように本発明によれば正負いずれの高電
圧が入力端子に入力された場合にも、内部回路に
印加される電圧は電源電圧以下となる。また、入
力保護回路内のいずれのMOSFETにも、そのゲ
ート−ドレイン、ソース間にはほぼ電源電圧以下
の電圧しか加わらないようにすることができる。
従つて、ゲート酸化膜の破壊を避けることができ
る。また、Ｐ−Ｎ接合のブレークダウンを利用し
ていないので、装置の寿命を縮めることがない。
さらに、正の高電圧が入力されても、少数キヤリ
ア（ホール）が基板に注入されないため、ラツチ
アツプが生じない。
圧が入力端子に入力された場合にも、内部回路に
印加される電圧は電源電圧以下となる。また、入
力保護回路内のいずれのMOSFETにも、そのゲ
ート−ドレイン、ソース間にはほぼ電源電圧以下
の電圧しか加わらないようにすることができる。
従つて、ゲート酸化膜の破壊を避けることができ
る。また、Ｐ−Ｎ接合のブレークダウンを利用し
ていないので、装置の寿命を縮めることがない。
さらに、正の高電圧が入力されても、少数キヤリ
ア（ホール）が基板に注入されないため、ラツチ
アツプが生じない。
第１図は本発明の入力保護回路の一実施例を示
す回路図、第２図は第１図の回路の各節点の電圧
を示す図、第３図は従来の入力保護回路の一例を
示す回路図、第４図は第３図の回路の各節点の電
圧を示す図である。 １……電源、３……入力端子、７……入力抵
抗、８，９……ｎ−チヤンネルMOSFET、１０
……ｐ−チヤンネルMOSFET。
す回路図、第２図は第１図の回路の各節点の電圧
を示す図、第３図は従来の入力保護回路の一例を
示す回路図、第４図は第３図の回路の各節点の電
圧を示す図である。 １……電源、３……入力端子、７……入力抵
抗、８，９……ｎ−チヤンネルMOSFET、１０
……ｐ−チヤンネルMOSFET。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、 前記入力端子に一端が接続された抵抗と、 ドレインが電源に接続され、ゲートおよびソー
スが前記抵抗の他端に接続された第１導電形の第
１のMOSFETと、 ゲートが電源に接続された前記第１導電形の第
２のMOSFETと、 一端が電源に接続され、他端が前記第２の
MOSFETのドレイン−ソース回路を介して前記
抵抗の他端に接続されると共に内部回路に接続さ
れた負荷素子とを備えた入力保護回路。 ２ 特許請求の範囲第１項記載の入力保護回路に
おいて、前記負荷素子は、ゲートがアースに接続
され、ドレインおよびソースが前記一端および他
端を構成する第２導電形のMOSFETであること
を特徴とする入力保護回路。 ３ 特許請求の範囲第１項または第２項に記載の
入力保護回路において、前記第１および第２の
MOSFETがともにｎチヤンネルMOSFETであ
り、その基板がアースに接続されていることを特
徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117049A JPS61276249A (ja) | 1985-05-30 | 1985-05-30 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117049A JPS61276249A (ja) | 1985-05-30 | 1985-05-30 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276249A JPS61276249A (ja) | 1986-12-06 |
| JPH0244151B2 true JPH0244151B2 (ja) | 1990-10-02 |
Family
ID=14702157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117049A Granted JPS61276249A (ja) | 1985-05-30 | 1985-05-30 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276249A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439118A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Gaas semiconductor integrated circuit |
| JPH0329361A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | 半導体装置 |
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| EP0666596B1 (en) * | 1994-02-03 | 2003-05-14 | Infineon Technologies AG | Protection apparatus for series pass MOSFETs |
| CA2377896A1 (en) * | 1999-06-29 | 2001-01-11 | Cochlear Limited | High voltage protection circuit on standard cmos process |
| JP2002076282A (ja) * | 2000-08-30 | 2002-03-15 | Nec Corp | 半導体集積回路装置及びその設計方法 |
-
1985
- 1985-05-30 JP JP60117049A patent/JPS61276249A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276249A (ja) | 1986-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |