JPH0548045A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH0548045A JPH0548045A JP3232257A JP23225791A JPH0548045A JP H0548045 A JPH0548045 A JP H0548045A JP 3232257 A JP3232257 A JP 3232257A JP 23225791 A JP23225791 A JP 23225791A JP H0548045 A JPH0548045 A JP H0548045A
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Abstract
(57)【要約】
【目的】 比較的幅が狭い素子分離領域を挟んで隣の列
の活性領域に形成される拡散層との間でパンチスルーを
生じさせることがなく、目的とする部分に良好にパンチ
スルーを生じさせることにより、高集積度で情報の書き
込みが可能な不揮発性半導体メモリ装置の製造方法を提
供することである。 【構成】 ゲート電極１０の両側に位置する活性領域に
所定のパターンでイオン注入を行うことにより、ソース
領域及びドレイン領域をパンチスルーさせ、データの書
込みを行う不揮発性半導体メモリ装置を製造する方法に
おいて、第１レジスト膜１４を予め形成しておき、プロ
グラム用データに対応したパターンで第２レジスト膜１
６を第１レジスト膜の上から多少位置ずれするように形
成し、活性領域６を臨む窓１８の幅が、活性領域６の幅
よりも小さくなるように構成し、この窓１８を通してイ
オン注入を行うことによりデータの書き込みを行う。
の活性領域に形成される拡散層との間でパンチスルーを
生じさせることがなく、目的とする部分に良好にパンチ
スルーを生じさせることにより、高集積度で情報の書き
込みが可能な不揮発性半導体メモリ装置の製造方法を提
供することである。 【構成】 ゲート電極１０の両側に位置する活性領域に
所定のパターンでイオン注入を行うことにより、ソース
領域及びドレイン領域をパンチスルーさせ、データの書
込みを行う不揮発性半導体メモリ装置を製造する方法に
おいて、第１レジスト膜１４を予め形成しておき、プロ
グラム用データに対応したパターンで第２レジスト膜１
６を第１レジスト膜の上から多少位置ずれするように形
成し、活性領域６を臨む窓１８の幅が、活性領域６の幅
よりも小さくなるように構成し、この窓１８を通してイ
オン注入を行うことによりデータの書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置の製造方法に係わり、特に、高集積化を図ることを
可能にしたＮＡＮＤ型のマスクＲＯＭの製造方法に関す
る。
装置の製造方法に係わり、特に、高集積化を図ることを
可能にしたＮＡＮＤ型のマスクＲＯＭの製造方法に関す
る。
【０００２】
【従来の技術】ＮＡＮＤ型マスクＲＯＭは、通常エンハ
ンスメントトランジスタとデプレッショントランジスタ
のどちらにするかでデータの書込みを行うが、デプレッ
ショントランジスタの作成法として、ソース・ドレイン
の拡散層を深くして、パンチスルーを起こさせる方法が
ある。すなわち、エンハンスメントトランジスタでは、
ソース・ドレイン領域を、砒素（Ａｓ）不純物イオンの
浅い拡散層にし、デプレッショントランジスタでは、砒
素（Ａｓ）不純物イオン＋リン（Ｐ）不純物イオンの深
い拡散層にすれば良い。したがって、エンハンスメント
トランジスタ部分もデプレッショントランジスタ部分
も、一度Ａｓイオン注入でソース・ドレイン領域を一律
に形成しておき、その後客先仕様が決定した段階で、デ
ータプログラミング用のマスクをもう一枚用い、Ｐイオ
ンを選択的に導入するようにし、書き込むべきデータに
対応して、パンチスルーを生じるトランジスタを形成す
れば、プログラミングから製品完成までの時間（ＴＡ
Ｔ）を短縮することができる。
ンスメントトランジスタとデプレッショントランジスタ
のどちらにするかでデータの書込みを行うが、デプレッ
ショントランジスタの作成法として、ソース・ドレイン
の拡散層を深くして、パンチスルーを起こさせる方法が
ある。すなわち、エンハンスメントトランジスタでは、
ソース・ドレイン領域を、砒素（Ａｓ）不純物イオンの
浅い拡散層にし、デプレッショントランジスタでは、砒
素（Ａｓ）不純物イオン＋リン（Ｐ）不純物イオンの深
い拡散層にすれば良い。したがって、エンハンスメント
トランジスタ部分もデプレッショントランジスタ部分
も、一度Ａｓイオン注入でソース・ドレイン領域を一律
に形成しておき、その後客先仕様が決定した段階で、デ
ータプログラミング用のマスクをもう一枚用い、Ｐイオ
ンを選択的に導入するようにし、書き込むべきデータに
対応して、パンチスルーを生じるトランジスタを形成す
れば、プログラミングから製品完成までの時間（ＴＡ
Ｔ）を短縮することができる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな方法では、パンチスルーさせるべき特定の拡散層を
深くするため、その深く形成された拡散層が、素子分離
領域である選択酸化領域を挟んで隣に位置する他の列の
活性領域に形成してある拡散層との間で、パンチスルー
を生じるおそれがある。同一列の活性領域に形成される
ソース・ドレイン領域をパンチスルーさせることは、デ
プレッショントランジスタを形成するために必要である
が、素子分離領域である選択酸化領域を挟んで他の列の
活性領域に形成されるソース・ドレイン領域に対してパ
ンチスルーすると、誤作動の原因となる。
うな方法では、パンチスルーさせるべき特定の拡散層を
深くするため、その深く形成された拡散層が、素子分離
領域である選択酸化領域を挟んで隣に位置する他の列の
活性領域に形成してある拡散層との間で、パンチスルー
を生じるおそれがある。同一列の活性領域に形成される
ソース・ドレイン領域をパンチスルーさせることは、デ
プレッショントランジスタを形成するために必要である
が、素子分離領域である選択酸化領域を挟んで他の列の
活性領域に形成されるソース・ドレイン領域に対してパ
ンチスルーすると、誤作動の原因となる。
【０００４】そこで、素子分離領域である選択酸化領域
を挟んでのパンチスルーを防止するために、選択酸化領
域の幅を大きくすることも考えられるが、その場合に
は、高集積化の要請に反することになる。また、選択酸
化領域の深さを深くすることも考えられるが、その場合
には、バーズビークが大きくなると共に、結晶欠陥が生
じ易くなり好ましくない。また、イオン注入される部分
を特定するためのレジスト膜に形成された窓の開口幅を
狭くすることも考えられるが、微細加工技術にも限界が
あり、一層のレジスト膜に余りに狭い窓を形成すること
は困難であり、製造コストを増大させるおそれがある。
本発明は、このような従来技術が有する不都合を有効に
解消するためになされ、比較的幅が狭い素子分離領域を
挟んで隣の列の活性領域に形成される拡散層との間でパ
ンチスルーを生じさせることがなく、目的とする部分に
良好にパンチスルーを生じさせることにより、高集積度
で情報の書き込みが可能な不揮発性半導体メモリ装置の
製造方法を提供することを目的とする。
を挟んでのパンチスルーを防止するために、選択酸化領
域の幅を大きくすることも考えられるが、その場合に
は、高集積化の要請に反することになる。また、選択酸
化領域の深さを深くすることも考えられるが、その場合
には、バーズビークが大きくなると共に、結晶欠陥が生
じ易くなり好ましくない。また、イオン注入される部分
を特定するためのレジスト膜に形成された窓の開口幅を
狭くすることも考えられるが、微細加工技術にも限界が
あり、一層のレジスト膜に余りに狭い窓を形成すること
は困難であり、製造コストを増大させるおそれがある。
本発明は、このような従来技術が有する不都合を有効に
解消するためになされ、比較的幅が狭い素子分離領域を
挟んで隣の列の活性領域に形成される拡散層との間でパ
ンチスルーを生じさせることがなく、目的とする部分に
良好にパンチスルーを生じさせることにより、高集積度
で情報の書き込みが可能な不揮発性半導体メモリ装置の
製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ゲート電極の両側に位置する活性領域に
所定のパターンでイオン注入を行うことにより、ソース
領域及びドレイン領域をパンチスルーさせ、データの書
込みを行う不揮発性半導体メモリ装置を製造する方法に
おいて、平行に配置されたゲート電極の配列に対して略
垂直方向に延在するように半導体基板の表面に複数列に
平行に形成してある各活性領域の一方の側部上方に一部
重なるように、しかも、この活性領域の間に位置する半
導体基板表面に平行に形成してある選択酸化領域の上に
位置するように、第１レジスト膜を形成し、この第１レ
ジスト膜の上から、書き込むべきデータに対応したパタ
ーンで、上記活性領域の他方の側部上方に一部重なるよ
うに、第２レジスト膜を形成し、第１レジスト膜と第２
レジスト膜との間に形成される活性領域を臨む窓の幅
が、活性領域の幅よりも小さくなるように構成し、この
窓を通してイオン注入を行うことにより、同一列に形成
してあるソース領域及びドレイン領域をパンチスルーさ
せ、データの書き込みを行うことを特徴とする。
に、本発明は、ゲート電極の両側に位置する活性領域に
所定のパターンでイオン注入を行うことにより、ソース
領域及びドレイン領域をパンチスルーさせ、データの書
込みを行う不揮発性半導体メモリ装置を製造する方法に
おいて、平行に配置されたゲート電極の配列に対して略
垂直方向に延在するように半導体基板の表面に複数列に
平行に形成してある各活性領域の一方の側部上方に一部
重なるように、しかも、この活性領域の間に位置する半
導体基板表面に平行に形成してある選択酸化領域の上に
位置するように、第１レジスト膜を形成し、この第１レ
ジスト膜の上から、書き込むべきデータに対応したパタ
ーンで、上記活性領域の他方の側部上方に一部重なるよ
うに、第２レジスト膜を形成し、第１レジスト膜と第２
レジスト膜との間に形成される活性領域を臨む窓の幅
が、活性領域の幅よりも小さくなるように構成し、この
窓を通してイオン注入を行うことにより、同一列に形成
してあるソース領域及びドレイン領域をパンチスルーさ
せ、データの書き込みを行うことを特徴とする。
【０００６】
【作用】本発明の半導体メモリ装置の製造方法では、予
め第１レジスト膜を形成しておき、客先仕様のプログラ
ムが決定した時点で、書き込むべきデータに対応するパ
ターンで第２レジスト膜を第１レジスト膜の上から形成
し、第１レジスト膜と第２レジスト膜との間に形成され
る所定パターンの狭い窓から活性領域にイオン注入を行
う。このイオン注入により、目的とする部分のソース・
ドレイン領域にパンチスルーを生じさせ、データの書き
込みができる。本発明では、一層のレジスト膜に幅狭の
窓を形成することなく、二層のレジスト膜により幅狭の
窓を形成するようにしているので、活性領域よりも幅狭
の窓を容易に形成することが可能になる。また、活性領
域よりも幅狭の窓からイオン注入を行うようにしている
ので、活性領域に注入されたイオンの拡散層が不必要に
横方向に広がらず、選択酸化領域を挟んで隣の列の活性
領域に形成される拡散層との間でパンチスルーを生じさ
せることはない。
め第１レジスト膜を形成しておき、客先仕様のプログラ
ムが決定した時点で、書き込むべきデータに対応するパ
ターンで第２レジスト膜を第１レジスト膜の上から形成
し、第１レジスト膜と第２レジスト膜との間に形成され
る所定パターンの狭い窓から活性領域にイオン注入を行
う。このイオン注入により、目的とする部分のソース・
ドレイン領域にパンチスルーを生じさせ、データの書き
込みができる。本発明では、一層のレジスト膜に幅狭の
窓を形成することなく、二層のレジスト膜により幅狭の
窓を形成するようにしているので、活性領域よりも幅狭
の窓を容易に形成することが可能になる。また、活性領
域よりも幅狭の窓からイオン注入を行うようにしている
ので、活性領域に注入されたイオンの拡散層が不必要に
横方向に広がらず、選択酸化領域を挟んで隣の列の活性
領域に形成される拡散層との間でパンチスルーを生じさ
せることはない。
【０００７】
【実施例】以下、本発明の実施例について図面に基づき
詳細に説明する。図１はＮＡＮＤ型マスクＲＯＭの製造
過程を示す平面図、図２は図１に示すＸ−Ｘ線に沿う断
面図、図３は同マスクＲＯＭの製造過程を示す平面図、
図４は図３に示すＹ−Ｙ線に沿う断面図である。図１，
２に示すように、本実施例の不揮発性半導体メモリ装置
１（ＮＡＮＤ型のマスクＲＯＭ）では、Ｐ型の半導体基
板２の表面に、所定のパターンで素子分離領域としての
選択酸化領域４を形成し、平行に配置された選択酸化領
域４の間に、活性領域６を平行に配置する。そして、こ
のような半導体基板２の表面に、平行に配置された活性
領域６に対して略垂直方向にゲート酸化膜８を形成し、
その上にゲート電極１０を所定のパターンで形成する。
ゲート電極１０は、例えばＣＶＤ法で成膜されたポリシ
リコンで構成される。ゲート電極１０の両側に位置する
活性領域６がＭＯＳトランジスタのソース領域またはド
レイン領域となり、ゲート電極１０及びゲート酸化膜８
の下部に位置する活性領域６がＭＯＳトランジスタのチ
ャネルとなる。
詳細に説明する。図１はＮＡＮＤ型マスクＲＯＭの製造
過程を示す平面図、図２は図１に示すＸ−Ｘ線に沿う断
面図、図３は同マスクＲＯＭの製造過程を示す平面図、
図４は図３に示すＹ−Ｙ線に沿う断面図である。図１，
２に示すように、本実施例の不揮発性半導体メモリ装置
１（ＮＡＮＤ型のマスクＲＯＭ）では、Ｐ型の半導体基
板２の表面に、所定のパターンで素子分離領域としての
選択酸化領域４を形成し、平行に配置された選択酸化領
域４の間に、活性領域６を平行に配置する。そして、こ
のような半導体基板２の表面に、平行に配置された活性
領域６に対して略垂直方向にゲート酸化膜８を形成し、
その上にゲート電極１０を所定のパターンで形成する。
ゲート電極１０は、例えばＣＶＤ法で成膜されたポリシ
リコンで構成される。ゲート電極１０の両側に位置する
活性領域６がＭＯＳトランジスタのソース領域またはド
レイン領域となり、ゲート電極１０及びゲート酸化膜８
の下部に位置する活性領域６がＭＯＳトランジスタのチ
ャネルとなる。
【０００８】本実施例では、ゲート電極１０の両側に位
置する活性領域６に砒素（Ａｓ）イオン等の不純物イオ
ンを打ち込み、ソース領域またはドレイン領域とし、こ
れらソース・ドレイン領域に、所定のパターンでリン
（Ｐ+ ）イオン等の不純物イオンを打ち込み、パンチス
ルーを積極的に生じさせ、プログラムデータの書き込み
を行う。パンチスルーが生じた部分のトランジスタがデ
プレッショントランジスタに相当する。また、パンチス
ルーを生じさせるための不純物イオンが打ち込まれない
部分のトランジスタは、エンハンスメントトランジスタ
に相当する。なお、図１中の符号１２は、ビット線とし
ての電極層（例えばアルミニウム電極層）と、活性領域
６におけるソース領域またはドレイン領域とのコンタク
トを行うためのコンタクトホールである。
置する活性領域６に砒素（Ａｓ）イオン等の不純物イオ
ンを打ち込み、ソース領域またはドレイン領域とし、こ
れらソース・ドレイン領域に、所定のパターンでリン
（Ｐ+ ）イオン等の不純物イオンを打ち込み、パンチス
ルーを積極的に生じさせ、プログラムデータの書き込み
を行う。パンチスルーが生じた部分のトランジスタがデ
プレッショントランジスタに相当する。また、パンチス
ルーを生じさせるための不純物イオンが打ち込まれない
部分のトランジスタは、エンハンスメントトランジスタ
に相当する。なお、図１中の符号１２は、ビット線とし
ての電極層（例えばアルミニウム電極層）と、活性領域
６におけるソース領域またはドレイン領域とのコンタク
トを行うためのコンタクトホールである。
【０００９】本実施例では、プログラム用のデータを書
き込む前に、第１レジスト膜１４を、平行に形成してあ
る選択酸化領域４の上に位置するように、しかも、選択
酸化領域４間に平行に形成してある各活性領域６の一方
の側部上方に一部重なるように、所定のパターンで形成
する。この状態で、本実施例の半導体メモリ装置１は、
客先仕様に合わせてデータの書き込みがなされるのを待
つことになる。客先の仕様が決定されると、図３〜５に
示すように、第１レジスト膜１４の上から、書き込むべ
きデータに対応したパターンで、活性領域６の他方の側
部上方に一部重なるように、第２レジスト膜１６を形成
し、第１レジスト膜１４と第２レジスト膜１６との間に
形成される活性領域６を臨む窓１８の幅が、活性領域６
の幅よりも小さくなるように構成する。そして、この窓
１８を通して、リン（Ｐ+ ）イオン等の不純物イオンを
打ち込む。イオン注入を行うと、図５に示すように、ゲ
ート電極１０の両側下方に位置するソース・ドレイン領
域である活性領域６にイオン注入が行われ、イオン注入
された部分は、深い拡散層６ａとなり、拡散層６ａ相互
間でパンチスルーを生じる。したがって、この部分はデ
プレッショントランジスタになる。また、レジスト膜１
４，１６により覆われている部分は、パンチスルーが生
ぜず、エンハンスメントトランジスタとなる。このよう
にして、データの書き込みを行う。
き込む前に、第１レジスト膜１４を、平行に形成してあ
る選択酸化領域４の上に位置するように、しかも、選択
酸化領域４間に平行に形成してある各活性領域６の一方
の側部上方に一部重なるように、所定のパターンで形成
する。この状態で、本実施例の半導体メモリ装置１は、
客先仕様に合わせてデータの書き込みがなされるのを待
つことになる。客先の仕様が決定されると、図３〜５に
示すように、第１レジスト膜１４の上から、書き込むべ
きデータに対応したパターンで、活性領域６の他方の側
部上方に一部重なるように、第２レジスト膜１６を形成
し、第１レジスト膜１４と第２レジスト膜１６との間に
形成される活性領域６を臨む窓１８の幅が、活性領域６
の幅よりも小さくなるように構成する。そして、この窓
１８を通して、リン（Ｐ+ ）イオン等の不純物イオンを
打ち込む。イオン注入を行うと、図５に示すように、ゲ
ート電極１０の両側下方に位置するソース・ドレイン領
域である活性領域６にイオン注入が行われ、イオン注入
された部分は、深い拡散層６ａとなり、拡散層６ａ相互
間でパンチスルーを生じる。したがって、この部分はデ
プレッショントランジスタになる。また、レジスト膜１
４，１６により覆われている部分は、パンチスルーが生
ぜず、エンハンスメントトランジスタとなる。このよう
にして、データの書き込みを行う。
【００１０】なお、不純物イオンの注入により形成され
る比較的深い拡散層６ａは、選択酸化領域４を挟んで隔
たれている他の列の活性領域６に形成されるソース・ド
レイン領域と成る拡散層とパンチスルーするおそれがあ
るが、窓１８の幅が狭いため、選択酸化領域４を越し
て、他の列の活性領域６に形成されるソース・ドレイン
領域となる拡散層との間でパンチスルーを引き起こすこ
とはない。すなわち、活性領域６の幅よりも狭い領域に
イオン注入することができ、高エネルギーで不純物イオ
ンを打ち込んでも、不純物分布の横方向広がりを、選択
酸化領域４を挟んで隣の列の活性領域６に形成される拡
散層から遠ざけることができる。
る比較的深い拡散層６ａは、選択酸化領域４を挟んで隔
たれている他の列の活性領域６に形成されるソース・ド
レイン領域と成る拡散層とパンチスルーするおそれがあ
るが、窓１８の幅が狭いため、選択酸化領域４を越し
て、他の列の活性領域６に形成されるソース・ドレイン
領域となる拡散層との間でパンチスルーを引き起こすこ
とはない。すなわち、活性領域６の幅よりも狭い領域に
イオン注入することができ、高エネルギーで不純物イオ
ンを打ち込んでも、不純物分布の横方向広がりを、選択
酸化領域４を挟んで隣の列の活性領域６に形成される拡
散層から遠ざけることができる。
【００１１】なお、第１レジスト膜１４は予め一律に形
成しておくことから、ＴＡＴとしては従来の場合と変わ
らず、プログラム用イオン注入から製品出荷までの時間
は従来と変わらない。しかも、本実施例では、一層のレ
ジスト膜に幅狭の窓を形成することなく、二層のレジス
ト膜１４，１６により幅狭の窓１８を形成するようにし
ているので、活性領域６よりも幅狭の窓を容易に形成す
ることが可能になる。したがって、高集積化が可能にな
る。
成しておくことから、ＴＡＴとしては従来の場合と変わ
らず、プログラム用イオン注入から製品出荷までの時間
は従来と変わらない。しかも、本実施例では、一層のレ
ジスト膜に幅狭の窓を形成することなく、二層のレジス
ト膜１４，１６により幅狭の窓１８を形成するようにし
ているので、活性領域６よりも幅狭の窓を容易に形成す
ることが可能になる。したがって、高集積化が可能にな
る。
【００１２】また、選択酸化領域４を挟んで隣に位置す
る活性層６に形成されるソース・ドレイン拡散層から離
れた領域に、イオン注入できるのでパンチスルーの心配
がなくなり、大量にリン等の不純物イオンのイオン注入
が可能になる。したがって、製造マージンが広がり、歩
留が向上する。図３〜５に示す状態でのイオン注入が終
了すれば、レジスト膜１４，１６が除去され、図示しな
い層間膜が積層され、その上に、ビット線としての例え
ばアルミニウムからなる配線層が形成され、ＮＡＮＤ型
マスクＲＯＭとしての不揮発性半導体メモリ装置１が完
成する。
る活性層６に形成されるソース・ドレイン拡散層から離
れた領域に、イオン注入できるのでパンチスルーの心配
がなくなり、大量にリン等の不純物イオンのイオン注入
が可能になる。したがって、製造マージンが広がり、歩
留が向上する。図３〜５に示す状態でのイオン注入が終
了すれば、レジスト膜１４，１６が除去され、図示しな
い層間膜が積層され、その上に、ビット線としての例え
ばアルミニウムからなる配線層が形成され、ＮＡＮＤ型
マスクＲＯＭとしての不揮発性半導体メモリ装置１が完
成する。
【００１３】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、高エネルギーでのイオン注入
でもパンチスルーの問題がないことから、ソース・ドレ
イン拡散後に、イオン注入するだけでなく、その上にＳ
ｉＯ2 などの層間膜を形成した後、プログラミング用イ
オンの注入が可能になる。その場合には、さらに、ＴＡ
Ｔが短くなる。また、上述した実施例では、ソースドレ
イン形成用のＡｓ拡散は、プログラムデータ書き込み用
のイオン注入の前に行うようにしたが、これは後にする
こともできる。すなわちプログラムデータ書き込みとし
てのリンイオン注入を行った後、レジスト膜を除去して
から、全面にＡｓ+ イオンを注入するのである。
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、高エネルギーでのイオン注入
でもパンチスルーの問題がないことから、ソース・ドレ
イン拡散後に、イオン注入するだけでなく、その上にＳ
ｉＯ2 などの層間膜を形成した後、プログラミング用イ
オンの注入が可能になる。その場合には、さらに、ＴＡ
Ｔが短くなる。また、上述した実施例では、ソースドレ
イン形成用のＡｓ拡散は、プログラムデータ書き込み用
のイオン注入の前に行うようにしたが、これは後にする
こともできる。すなわちプログラムデータ書き込みとし
てのリンイオン注入を行った後、レジスト膜を除去して
から、全面にＡｓ+ イオンを注入するのである。
【００１４】
【発明の効果】以上説明してきたように、本発明によれ
ば、二層のレジスト膜により、活性領域よりも幅狭の窓
を形成するようにしているので、一層のレジスト膜では
形成することは困難な狭さの窓を容易に形成することが
可能になる。そして、イオン注入する領域の幅が活性領
域の幅よりも狭いので、選択酸化領域で区分けしてある
隣の列の活性領域に形成される拡散層との間のパンチス
ルーの問題がなくなる。パンチスルーの問題がなくなる
ので、思いきって高濃度に不純物イオンを導入でき、目
的とする部分に良好にパンチスルーを生じさせ、パンチ
スルーが生じた部分のトランジスタにおけるソース・ド
レイン間抵抗が下がるので、ＲＯＭとしての動作電圧マ
ージンや動作スピードが向上する。また、プログラム用
マスクは第２層目のレジストパターンで決められるの
で、プログラム以降のＴＡＴが従来法よりも長くなるこ
とがない。
ば、二層のレジスト膜により、活性領域よりも幅狭の窓
を形成するようにしているので、一層のレジスト膜では
形成することは困難な狭さの窓を容易に形成することが
可能になる。そして、イオン注入する領域の幅が活性領
域の幅よりも狭いので、選択酸化領域で区分けしてある
隣の列の活性領域に形成される拡散層との間のパンチス
ルーの問題がなくなる。パンチスルーの問題がなくなる
ので、思いきって高濃度に不純物イオンを導入でき、目
的とする部分に良好にパンチスルーを生じさせ、パンチ
スルーが生じた部分のトランジスタにおけるソース・ド
レイン間抵抗が下がるので、ＲＯＭとしての動作電圧マ
ージンや動作スピードが向上する。また、プログラム用
マスクは第２層目のレジストパターンで決められるの
で、プログラム以降のＴＡＴが従来法よりも長くなるこ
とがない。
【図１】ＮＡＮＤ型マスクＲＯＭの製造過程を示す平面
図である。
図である。
【図２】図１に示すＸ−Ｘ線に沿う断面図である。
【図３】同マスクＲＯＭの製造過程を示す平面図であ
る。
る。
【図４】図３に示すＹ−Ｙ線に沿う断面図である。
【図５】図３に示すＺ−Ｚ線に沿う断面図である。
１ 半導体メモリ装置 ２ 半導体基板 ４ 選択酸化領域 ６ 活性領域 ６ａ 拡散層 ８ ゲート酸化膜 １０ ゲート電極 １４ 第１レジスト膜 １６ 第２レジスト膜 １８ 窓
Claims (1)
- 【請求項１】 ゲート電極の両側に位置する活性領域に
所定のパターンでイオン注入を行うことにより、ソース
領域及びドレイン領域をパンチスルーさせ、データの書
込みを行う不揮発性半導体メモリ装置を製造する方法に
おいて、 平行に配置されたゲート電極の配列に対して略垂直方向
に延在するように半導体基板の表面に複数列に平行に形
成してある各活性領域の一方の側部上方に一部重なるよ
うに、しかも、この活性領域の間に位置する半導体基板
表面に平行に形成してある選択酸化領域の上に位置する
ように、第１レジスト膜を形成し、 この第１レジスト膜の上から、書き込むべきデータに対
応したパターンで、上記活性領域の他方の側部上方に一
部重なるように、第２レジスト膜を形成し、第１レジス
ト膜と第２レジスト膜との間に形成される活性領域を臨
む窓の幅が、活性領域の幅よりも小さくなるように構成
し、 この窓を通してイオン注入を行うことにより、同一列に
形成してあるソース領域及びドレイン領域をパンチスル
ーさせ、データの書き込みを行うことを特徴とする不揮
発性半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232257A JPH0548045A (ja) | 1991-08-20 | 1991-08-20 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232257A JPH0548045A (ja) | 1991-08-20 | 1991-08-20 | 不揮発性半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548045A true JPH0548045A (ja) | 1993-02-26 |
Family
ID=16936436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232257A Pending JPH0548045A (ja) | 1991-08-20 | 1991-08-20 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130810A (ja) * | 1994-06-28 | 1996-05-21 | Seibu Denki Kogyo Kk | ケ−ブルハンガ−リング着脱工具 |
| JP2008218569A (ja) * | 2007-03-01 | 2008-09-18 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-08-20 JP JP3232257A patent/JPH0548045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130810A (ja) * | 1994-06-28 | 1996-05-21 | Seibu Denki Kogyo Kk | ケ−ブルハンガ−リング着脱工具 |
| JP2008218569A (ja) * | 2007-03-01 | 2008-09-18 | Toshiba Corp | 半導体記憶装置 |
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