JPH054812B2 - - Google Patents
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- JPH054812B2 JPH054812B2 JP62140137A JP14013787A JPH054812B2 JP H054812 B2 JPH054812 B2 JP H054812B2 JP 62140137 A JP62140137 A JP 62140137A JP 14013787 A JP14013787 A JP 14013787A JP H054812 B2 JPH054812 B2 JP H054812B2
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- H10P14/3441—Conductivity type
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は分子ビームエピタキシー法によつて成
長される電界効果形トランジスタに関する。
長される電界効果形トランジスタに関する。
当分野において最近提案されている電界効果形
トランジスタの形態に電流チヤネルがGaAsの2
つのドープされない層の間のデルタドープされた
単一平面から成る電界効果形トランジスタがあ
る。このデルタドープ電界効果形トランジスタが
E.F.シユーベルト(E.F.Schubert)及びK.プルー
グ(K.Ploog)によつてジヤパニーズ ジヤーナ
ル オブ アプライド フイジクス(Japanese
Journal of Applied Physics)、Vol.24、No.8、
1985年8月、ページL−608−610に発表の論文
〔デルタドープ電界効果形トランジスタ(The σ
−Doped Field Effect Transistor)〕において
開示されている。シユーベルト(Schubert)ら
の論文においては、最初に分子ビームエピタキシ
ー(molecular beam epitaxy MBE)を使用し
て半絶縁ヒ化ガリウム(GaAs)基板上に0.35μm
の厚さのドープされないGaAs層が成長される。
次に、MBEの際にGaシヤツターを閉じ、ケイ素
(Si)シヤツターを開き、Asシヤツターは開いた
ままとすることによつて、GaAsの通常の結晶成
長モードを中断して、デイラツクデルタ関数に類
似するドーピングプロフイルが実現される。つま
り、As−安定結晶面を保持する一方で、n−タ
イプドーピングのために使用されるSiセルのシヤ
ツターが開かれ不純成長モードとされる。このモ
ードの間はホスト結晶の成長は継続されない。正
規の結晶の際にはGaAsの100面は平方メートル
当たり約6.25×1014のGa原子を含む。デルタドー
ピングのために使用される二次元Si濃度は1013原
子cm-2以下である。つまり、単一層のGa位置の
小さな割合のみがケイ素原子によつて占拠され
る。
トランジスタの形態に電流チヤネルがGaAsの2
つのドープされない層の間のデルタドープされた
単一平面から成る電界効果形トランジスタがあ
る。このデルタドープ電界効果形トランジスタが
E.F.シユーベルト(E.F.Schubert)及びK.プルー
グ(K.Ploog)によつてジヤパニーズ ジヤーナ
ル オブ アプライド フイジクス(Japanese
Journal of Applied Physics)、Vol.24、No.8、
1985年8月、ページL−608−610に発表の論文
〔デルタドープ電界効果形トランジスタ(The σ
−Doped Field Effect Transistor)〕において
開示されている。シユーベルト(Schubert)ら
の論文においては、最初に分子ビームエピタキシ
ー(molecular beam epitaxy MBE)を使用し
て半絶縁ヒ化ガリウム(GaAs)基板上に0.35μm
の厚さのドープされないGaAs層が成長される。
次に、MBEの際にGaシヤツターを閉じ、ケイ素
(Si)シヤツターを開き、Asシヤツターは開いた
ままとすることによつて、GaAsの通常の結晶成
長モードを中断して、デイラツクデルタ関数に類
似するドーピングプロフイルが実現される。つま
り、As−安定結晶面を保持する一方で、n−タ
イプドーピングのために使用されるSiセルのシヤ
ツターが開かれ不純成長モードとされる。このモ
ードの間はホスト結晶の成長は継続されない。正
規の結晶の際にはGaAsの100面は平方メートル
当たり約6.25×1014のGa原子を含む。デルタドー
ピングのために使用される二次元Si濃度は1013原
子cm-2以下である。つまり、単一層のGa位置の
小さな割合のみがケイ素原子によつて占拠され
る。
このデルタドープ領域に続いて、30ナノメート
ルの厚さのドーブされないGaAs層が成長され
る。最後に、ソース電極及びドレイン電極がドー
プされないGaAs層の表面上の所定の位置に
AuGe/Niオーム接点を約450℃にて約3分間合
金(alloying)することによつて提供される。こ
のソース電極とドレイン電極の間にCr/Au膜を
位置することによつてシヨツトキゲートが形成さ
れる。
ルの厚さのドーブされないGaAs層が成長され
る。最後に、ソース電極及びドレイン電極がドー
プされないGaAs層の表面上の所定の位置に
AuGe/Niオーム接点を約450℃にて約3分間合
金(alloying)することによつて提供される。こ
のソース電極とドレイン電極の間にCr/Au膜を
位置することによつてシヨツトキゲートが形成さ
れる。
このシヨツトキデルタドープ電界効果形トラン
ジスタは先行技術による電界効果形トランジスタ
と比較するとかなり優れるが、従来の合金接点
(alloyed contacts)の代わりに優れた形態のオ
ーム接点を提供することによつてさらに大きく改
良することができる。先行技術において周知のよ
うに、合金オーム接点(alloyed ohmic
cotacts)は異なる化学組成のドーナーが形成さ
れ、これによつてデバイスの性能が影響されると
いう欠点を持つ。合金(alloying)はさらにこれ
が金属とドープされない半導体材質との界面に不
規則性を与える点でも問題を持つ。この不規則性
はこのタイプの接点を使用する電界効果形トラン
ジスタが予期せぬ挙動を示す原因となる。
ジスタは先行技術による電界効果形トランジスタ
と比較するとかなり優れるが、従来の合金接点
(alloyed contacts)の代わりに優れた形態のオ
ーム接点を提供することによつてさらに大きく改
良することができる。先行技術において周知のよ
うに、合金オーム接点(alloyed ohmic
cotacts)は異なる化学組成のドーナーが形成さ
れ、これによつてデバイスの性能が影響されると
いう欠点を持つ。合金(alloying)はさらにこれ
が金属とドープされない半導体材質との界面に不
規則性を与える点でも問題を持つ。この不規則性
はこのタイプの接点を使用する電界効果形トラン
ジスタが予期せぬ挙動を示す原因となる。
本発明においては−族半導体材質内に形成
された優れたオーム接点を持つ新たなタイプのデ
ルタドープ電界効果形トランジスタが提供され
る。このオーム接点はソース電極とドレイン電極
によつて与えられる金属と半導体との接合から所
定の距離だけ離れた所に複数のデルタドープドナ
ー層を形成することによつて作成される。この複
数のデルタドープドナー層は互いに−族半導
体材質の電子のトンネル幅以下の距離だけ離され
る。このデルタドープ層に溝が食刻され、クロム
と金の膜が堆積され、このデルタドープ層の下側
のドープされないGaAs層と直接に接触するゲー
ト電極が形成される。チタンと金から成るソース
及びドレイン電極がこのゲート電極によつて占拠
される溝の各側のデルタドープ層上に堆積され
る。
された優れたオーム接点を持つ新たなタイプのデ
ルタドープ電界効果形トランジスタが提供され
る。このオーム接点はソース電極とドレイン電極
によつて与えられる金属と半導体との接合から所
定の距離だけ離れた所に複数のデルタドープドナ
ー層を形成することによつて作成される。この複
数のデルタドープドナー層は互いに−族半導
体材質の電子のトンネル幅以下の距離だけ離され
る。このデルタドープ層に溝が食刻され、クロム
と金の膜が堆積され、このデルタドープ層の下側
のドープされないGaAs層と直接に接触するゲー
ト電極が形成される。チタンと金から成るソース
及びドレイン電極がこのゲート電極によつて占拠
される溝の各側のデルタドープ層上に堆積され
る。
本発明は図面とともに以下の詳細な説明を読む
ことによつて一層明白となる。
ことによつて一層明白となる。
第1図はソース電極及びドレイン電極の両方に
優れたオーム接点が提供される本発明によるデル
タドープ電界効果形トランジスタを断面図にて示
す。この図面において、半絶縁GaAs基板100
はトローリー インターロツク ステージ
(trolley interlock stage)によつて相互接続さ
れた2つの成長チヤネルを持つ真空ジエネレータ
モデルV80分子エピタキシー(moleculau beam
epitaxy、MBE)システム内に位置される。この
システム内において、従来の浸出セルはドーパン
ト剤として使用されるガリウムとケイ素にて満さ
れる。アーセン(ASH3)の管をこのチヤンバー
に向け、これを成長プロセスの際に熱分解するこ
とによつてヒ素が送られる。最初、Siのシヤツタ
ーが閉じられ、ドープされないGaAsの1μm厚の
層101が半絶縁GaAs基板100上に成長され
る。この時点において、Gaシヤツターが閉じら
れ、Asシヤツターは開けたままとされ、Siシヤ
ツターが開かれ、このドープされないGaAs上に
デルタドープ単一層102が成長される。この
GaAsの100結晶面は平方センチメートル当たり
約6.25×1014のGa原子を含む。平方センチメート
ル当たり約1013原子のケイ素濃度が達成されるま
でのSiシヤツターは開いたままとされ、Gaシヤ
ツターは閉じたままとされる。従つて、単一層界
面のガリウム位置の少しの割合のみがケイ素原子
によつて占拠される。このレベルのケイ素濃度
は、約23分間Siシヤツターを開き、Gaシヤツタ
ーを閉じたままとすることによつて達成される。
優れたオーム接点が提供される本発明によるデル
タドープ電界効果形トランジスタを断面図にて示
す。この図面において、半絶縁GaAs基板100
はトローリー インターロツク ステージ
(trolley interlock stage)によつて相互接続さ
れた2つの成長チヤネルを持つ真空ジエネレータ
モデルV80分子エピタキシー(moleculau beam
epitaxy、MBE)システム内に位置される。この
システム内において、従来の浸出セルはドーパン
ト剤として使用されるガリウムとケイ素にて満さ
れる。アーセン(ASH3)の管をこのチヤンバー
に向け、これを成長プロセスの際に熱分解するこ
とによつてヒ素が送られる。最初、Siのシヤツタ
ーが閉じられ、ドープされないGaAsの1μm厚の
層101が半絶縁GaAs基板100上に成長され
る。この時点において、Gaシヤツターが閉じら
れ、Asシヤツターは開けたままとされ、Siシヤ
ツターが開かれ、このドープされないGaAs上に
デルタドープ単一層102が成長される。この
GaAsの100結晶面は平方センチメートル当たり
約6.25×1014のGa原子を含む。平方センチメート
ル当たり約1013原子のケイ素濃度が達成されるま
でのSiシヤツターは開いたままとされ、Gaシヤ
ツターは閉じたままとされる。従つて、単一層界
面のガリウム位置の少しの割合のみがケイ素原子
によつて占拠される。このレベルのケイ素濃度
は、約23分間Siシヤツターを開き、Gaシヤツタ
ーを閉じたままとすることによつて達成される。
デルタドープ層102が成長された後、GaAs
のドープされない層103がGaシヤツターを再
び開き、Siシヤツターを閉じることによつて成長
され、約30から60ナノメートルの厚さを持つ層1
03が得られる。この時点でGaシヤツターが再
び閉じられ、Siシヤツターが約23分間開かれデル
タドープ層111が成長される。この層111が
形成された後、再びGaシヤツターを開け、Siシ
ヤツターを閉じることによつてドープされない
GaAsが成長され、約2ナノメートルの厚さを持
つドープされない層121が得られる。次に、デ
ルタドープ層を成長するプロセスと2ナノメート
ルの厚さを持つドープされないGaAsの層を成長
させるプロセスが、追加のデルタドープ層112
から115及びこれらの間のドープされない層1
22から125が形成されるまで反復される。こ
の最後のGaAsのドープされない層125はソー
ス電極及びドレイン電極が堆積される面126を
提供する。
のドープされない層103がGaシヤツターを再
び開き、Siシヤツターを閉じることによつて成長
され、約30から60ナノメートルの厚さを持つ層1
03が得られる。この時点でGaシヤツターが再
び閉じられ、Siシヤツターが約23分間開かれデル
タドープ層111が成長される。この層111が
形成された後、再びGaシヤツターを開け、Siシ
ヤツターを閉じることによつてドープされない
GaAsが成長され、約2ナノメートルの厚さを持
つドープされない層121が得られる。次に、デ
ルタドープ層を成長するプロセスと2ナノメート
ルの厚さを持つドープされないGaAsの層を成長
させるプロセスが、追加のデルタドープ層112
から115及びこれらの間のドープされない層1
22から125が形成されるまで反復される。こ
の最後のGaAsのドープされない層125はソー
ス電極及びドレイン電極が堆積される面126を
提供する。
マスクを使用してリソグラフイツクプロセスに
てゲート電極を形成すべき所にチヤネル127が
食刻される。この食刻はチヤネル127が上側の
5つのデルタドープ層111から115の全てを
通り抜け、GaAsのドーブされない層103に到
達し、チヤネル127の底が第1のデルタドープ
層102から約10から30ナノメートル離れた所に
達するのに必要とされるのに十分は期間だけ行な
われる。この食刻プロセスの後の通常の洗浄ステ
ツプに続いて、ゲート電極131を形成するため
にチヤネル127内にクロムと金の膜が堆積され
る。この実施態様においては、約1マイクロメー
トルの幅を持つゲート電極が形成される。最後
に、ウエーハ上のソース電極及びドープ電極が形
成されるべき位置のドープされない層125上に
チタン−金接点132及び133が堆積される。
この実施態様においては、これら電極はゲート電
極131のエツジから約1μm離れて位置される。
てゲート電極を形成すべき所にチヤネル127が
食刻される。この食刻はチヤネル127が上側の
5つのデルタドープ層111から115の全てを
通り抜け、GaAsのドーブされない層103に到
達し、チヤネル127の底が第1のデルタドープ
層102から約10から30ナノメートル離れた所に
達するのに必要とされるのに十分は期間だけ行な
われる。この食刻プロセスの後の通常の洗浄ステ
ツプに続いて、ゲート電極131を形成するため
にチヤネル127内にクロムと金の膜が堆積され
る。この実施態様においては、約1マイクロメー
トルの幅を持つゲート電極が形成される。最後
に、ウエーハ上のソース電極及びドープ電極が形
成されるべき位置のドープされない層125上に
チタン−金接点132及び133が堆積される。
この実施態様においては、これら電極はゲート電
極131のエツジから約1μm離れて位置される。
本発明に使用されるオーム接点の詳細は第2図
に断面図にて示されるオーム接点に関する以下の
説明によつて明白となる。この図に示される接点
を形成するためには、高濃度にドープされたn+
タイプのヒ化ガリウム基板11がトロリー イン
ターロツク ステージ(trolley interlock
stage)にて相互接続された2つの成長チヤンバ
ーを持つ真空ジエネレータモデルV80分子ビーム
エピタキシー システム(Vacuum
Generator model V80 Molecular Beam
Epitaxy(MEB)system)内に置かれる。このシ
ステム内においては、従来の浸出セルが第族の
元素の蒸発、及びドーパント材質の蒸発に使用さ
れる。ここに成長されたオーム接点では、ガリウ
ムが第族の元素として使用され、ドーパント材
質はケイ素とされる。第族の元素であるヒ素は
アーセン(AsH3)をMBEチヤンバー内で熱分解
すことによつて得られる。
に断面図にて示されるオーム接点に関する以下の
説明によつて明白となる。この図に示される接点
を形成するためには、高濃度にドープされたn+
タイプのヒ化ガリウム基板11がトロリー イン
ターロツク ステージ(trolley interlock
stage)にて相互接続された2つの成長チヤンバ
ーを持つ真空ジエネレータモデルV80分子ビーム
エピタキシー システム(Vacuum
Generator model V80 Molecular Beam
Epitaxy(MEB)system)内に置かれる。このシ
ステム内においては、従来の浸出セルが第族の
元素の蒸発、及びドーパント材質の蒸発に使用さ
れる。ここに成長されたオーム接点では、ガリウ
ムが第族の元素として使用され、ドーパント材
質はケイ素とされる。第族の元素であるヒ素は
アーセン(AsH3)をMBEチヤンバー内で熱分解
すことによつて得られる。
基板11をMBE装置内に置いた後に、基板1
1上にドーピングされたバツフア層12が1ミク
ロンの厚さとなるまで成長される。ここで、三次
元ドーパント濃度は約1018cm-3とされる。この時
点で、ガリウム浸出セルを閉じ、結晶がヒ素とケ
イ素のみに露出されるようにすることによつて23
分間このNタイプのヒ化ガリウム結晶の成長が中
断され、代わりにバツフア層12の上にデルタド
ープ層13が成長される。ケイ素の堆積速度と関
連しての前の成長に関するデータを使用すること
によつて、所定のケイ素濃度を達成するために必
要とされる時間が計算される。この一例としての
実施態様においては結晶の成長が23分間だけ中断
され、これによつて約5×1013/cm2の二次元ケイ
素濃度が達成された。この結晶は、通常、平行セ
ンチメートル当たり約6×1014個の第族の元素
を持つため、この成長の中断は概むねこの結晶の
10個のガリウム位置の1つをケイ素原子と置換す
る。ガリウム浸出セルが再び開けられ、結晶が約
2.5ナノメートルだけ成長され、これによつて層
14が形成される。ガリウム浸出セルを閉じ、次
に正規の結晶を再成長されるプロセスがさらに4
回反復され、結果として、第2図に示されるデル
タドープ層15,17,19及び21、並びに正
規のNドープ結晶層16,18,20及び22が
得られる。
1上にドーピングされたバツフア層12が1ミク
ロンの厚さとなるまで成長される。ここで、三次
元ドーパント濃度は約1018cm-3とされる。この時
点で、ガリウム浸出セルを閉じ、結晶がヒ素とケ
イ素のみに露出されるようにすることによつて23
分間このNタイプのヒ化ガリウム結晶の成長が中
断され、代わりにバツフア層12の上にデルタド
ープ層13が成長される。ケイ素の堆積速度と関
連しての前の成長に関するデータを使用すること
によつて、所定のケイ素濃度を達成するために必
要とされる時間が計算される。この一例としての
実施態様においては結晶の成長が23分間だけ中断
され、これによつて約5×1013/cm2の二次元ケイ
素濃度が達成された。この結晶は、通常、平行セ
ンチメートル当たり約6×1014個の第族の元素
を持つため、この成長の中断は概むねこの結晶の
10個のガリウム位置の1つをケイ素原子と置換す
る。ガリウム浸出セルが再び開けられ、結晶が約
2.5ナノメートルだけ成長され、これによつて層
14が形成される。ガリウム浸出セルを閉じ、次
に正規の結晶を再成長されるプロセスがさらに4
回反復され、結果として、第2図に示されるデル
タドープ層15,17,19及び21、並びに正
規のNドープ結晶層16,18,20及び22が
得られる。
第2図内の層13,15,17,19及び21
は本発明においてはデルタドープ層と呼ばれる
が、先行技術においては他のよびかたも使用され
ている。このタイプのドーピングは結晶の単一原
子プレーン(single atomic plane)、つまり、単
一層(monolayer)内のドーパント濃度を増加さ
せる。このため、先行技術による文献によつて
は、このドーピングを原子プレーンドーピングと
説明するものもある。これに関しては、ジヤーナ
ル オブ アプライド フイジクス(journal of
Applied physics)、Vol.51、1980年1月、ページ
383−387に発表のC.E.C.ウツド(C.E.C.Wood)、
G.メツエ(G.Metze)、j.ベリー(J.Berry)及び
L.F.イーストマン(L.F.Eastman)による論文
〔MBE GaAsの“原子プレーン”ドーピングに
よる複合自由キヤリアプロフイルの分析
(Complex free−carrier profile synthesis by
“atomic−plane”doping of MBE GaAs)〕、及
びフイジカル レビユーB(physical Review
B)、Vol.32、No.2、1985年7月15日、ページ
1085−1089に発表のE.F.シユーベルト(E.F.
Schubert)、Y.ホリコシ(Y.Horikashi)及びK.
プルーグ(K.Ploog)らの論文〔分子ビームエピ
タキシーによる新たな鋸歯半導体超格子成長にお
ける放射電子ホール再結合(Radiative electron
−hole recombination in a new sawtooth
semiconductor super lattice growth by
molecular−beam epitaxy)〕を参照すること。
用語“デルタドープ”は、デルタドープ単一層内
の荷電密度を記述するのに便利なデイラツクデル
タ関数に由来する。ただし、この関数はその中心
に疑わしい物理的意味を持つため厳密には正しく
ない。
は本発明においてはデルタドープ層と呼ばれる
が、先行技術においては他のよびかたも使用され
ている。このタイプのドーピングは結晶の単一原
子プレーン(single atomic plane)、つまり、単
一層(monolayer)内のドーパント濃度を増加さ
せる。このため、先行技術による文献によつて
は、このドーピングを原子プレーンドーピングと
説明するものもある。これに関しては、ジヤーナ
ル オブ アプライド フイジクス(journal of
Applied physics)、Vol.51、1980年1月、ページ
383−387に発表のC.E.C.ウツド(C.E.C.Wood)、
G.メツエ(G.Metze)、j.ベリー(J.Berry)及び
L.F.イーストマン(L.F.Eastman)による論文
〔MBE GaAsの“原子プレーン”ドーピングに
よる複合自由キヤリアプロフイルの分析
(Complex free−carrier profile synthesis by
“atomic−plane”doping of MBE GaAs)〕、及
びフイジカル レビユーB(physical Review
B)、Vol.32、No.2、1985年7月15日、ページ
1085−1089に発表のE.F.シユーベルト(E.F.
Schubert)、Y.ホリコシ(Y.Horikashi)及びK.
プルーグ(K.Ploog)らの論文〔分子ビームエピ
タキシーによる新たな鋸歯半導体超格子成長にお
ける放射電子ホール再結合(Radiative electron
−hole recombination in a new sawtooth
semiconductor super lattice growth by
molecular−beam epitaxy)〕を参照すること。
用語“デルタドープ”は、デルタドープ単一層内
の荷電密度を記述するのに便利なデイラツクデル
タ関数に由来する。ただし、この関数はその中心
に疑わしい物理的意味を持つため厳密には正しく
ない。
このオーム接点を完成させるために、層22の
表面23上に層24を形成するためにクロムが約
20ナノメートルの厚さに堆積され、次に層25を
形成するために約200ナノメートルの金が蒸着さ
れる。こうして形成された255マイクロメートル
の半径を持つデルタドープ接点は優れた線形オー
ム特性を示した。このオーム接点の電流電圧特性
が第3図に示される。1.4オームの総抵抗は本発
明によるオーム接点法が高い潜在能力を持つこと
を示す。第3図に示されるように、この電流電圧
特性は全範囲にわたつて、S−及びN−形状を持
たない完全に線形の形状を示す。
表面23上に層24を形成するためにクロムが約
20ナノメートルの厚さに堆積され、次に層25を
形成するために約200ナノメートルの金が蒸着さ
れる。こうして形成された255マイクロメートル
の半径を持つデルタドープ接点は優れた線形オー
ム特性を示した。このオーム接点の電流電圧特性
が第3図に示される。1.4オームの総抵抗は本発
明によるオーム接点法が高い潜在能力を持つこと
を示す。第3図に示されるように、この電流電圧
特性は全範囲にわたつて、S−及びN−形状を持
たない完全に線形の形状を示す。
コツクス(Cox)及びストラツク(Strack)に
よつて展開された数式を使用して固有接触抵抗が
計算された。これに関しては、例えば、ソリツド
ステート エレクトロニクス(Solid State
Electronics)、Vol.10、ページ1213−1218、1967
年に掲載のR.H.コツクス(R.H.Cox)及びH.ス
トラツク(H.Strack)の論文〔GaAaデバイスの
オーム接点(Ohmic Contacts for GaAs
Devices)〕を参照すること。第4図には、接触
抵抗(Rt−Ro)とこのオーム接点の径サイズの
逆数の関数が示される。これらのポイントを得る
ために、異なるサイズの径を持つオーム接点が測
定され、コツクス(Cox)及びストラツク
(Strack)の式から期待される論理上の曲線と比
較された。第4図に示されるように、実験デタを
補正することによつて、この固有接触抵抗は約
6.3×10-6オーム-cm2の値を持つことがわかつた。
よつて展開された数式を使用して固有接触抵抗が
計算された。これに関しては、例えば、ソリツド
ステート エレクトロニクス(Solid State
Electronics)、Vol.10、ページ1213−1218、1967
年に掲載のR.H.コツクス(R.H.Cox)及びH.ス
トラツク(H.Strack)の論文〔GaAaデバイスの
オーム接点(Ohmic Contacts for GaAs
Devices)〕を参照すること。第4図には、接触
抵抗(Rt−Ro)とこのオーム接点の径サイズの
逆数の関数が示される。これらのポイントを得る
ために、異なるサイズの径を持つオーム接点が測
定され、コツクス(Cox)及びストラツク
(Strack)の式から期待される論理上の曲線と比
較された。第4図に示されるように、実験デタを
補正することによつて、この固有接触抵抗は約
6.3×10-6オーム-cm2の値を持つことがわかつた。
このオーム接点の金属面はこれら接点が金属を
混ぜること(alloying)を必要としないため滑ら
かとなる。つまり、従来の合金AuGe(alloyed
AuGe)をベースとする接点におけるボーリング
−アツプ(丸く盛り上る現象)の問題を回避でき
る。表面上にクロム及び金の金属層を形成する前
に光学マイクロスコープを使用してこのデルタド
ープGaAs層の表面の状態が調べられたが、デル
タドープ層に起因する欠陥は認められなかつた。
混ぜること(alloying)を必要としないため滑ら
かとなる。つまり、従来の合金AuGe(alloyed
AuGe)をベースとする接点におけるボーリング
−アツプ(丸く盛り上る現象)の問題を回避でき
る。表面上にクロム及び金の金属層を形成する前
に光学マイクロスコープを使用してこのデルタド
ープGaAs層の表面の状態が調べられたが、デル
タドープ層に起因する欠陥は認められなかつた。
上に述べたごとく、デルタドープ層内のケイ素
は5×1013/cm2の二次元ドーピング濃度に達し
た。ここで成長された0.56ナノメートルの格子定
数を持つ結晶では、この二次元ドーピング濃度は
約1021cm-3の三次元ケイ素濃度に達した。このド
ーピング濃度はケイ素をドーパントとして成長さ
れる従来の結晶において達成される濃度を大きく
上まわるものである。従つて、結果として、低い
抵抗の接点を得ることが可能である。
は5×1013/cm2の二次元ドーピング濃度に達し
た。ここで成長された0.56ナノメートルの格子定
数を持つ結晶では、この二次元ドーピング濃度は
約1021cm-3の三次元ケイ素濃度に達した。このド
ーピング濃度はケイ素をドーパントとして成長さ
れる従来の結晶において達成される濃度を大きく
上まわるものである。従つて、結果として、低い
抵抗の接点を得ることが可能である。
本発明に使用されるオーム接点の理論的な理解
は第5図に示されるバンドギヤツプエネルギーの
図から説明できる。この図において、ECは導電
エネルギー、EFはフエルミエネルギー、EVは平
衡バンドエネルギーのエツジ、qは元素電荷、
φBは金属−半導体界面におけるシヨツトキイバ
リヤのポテンシヤル高さ、qφBは金属−半導体界
面におけるシヨツトキイバリヤのエネルギー高
さ、およびZDは界面からデルタドープ原子層まで
の距離を表わす。第5図の図は単一デルタドープ
層が金属と半導体の界面からZDだけ離れた所に形
成された場合の金属と半導体との界面に対するも
のである。この図は、ジヤパニーズ ジヤーナル
オブ アプライド フイジクス(Japanese
Journal of Applied Physics)、Vol.24、No.8、
1985年8月、ページL−608−L610に掲載のE.F.
シユーベルト(E.F.Schubert)らの論文〔デルタ
ドープ電界効果形トランジスタ(The Delta−
Doped Field Effect Transistor)〕の第1図に
示される図と類似する。本発明がこれと異なる点
は、このデルタドープ単一層が金属と半導体との
界面から距離Zdだけ離れた所に位置され、トン
ネルバリアtが薄くされ、このバリアを通じての
量子−機械的トンネルが主要なトランスポート機
構となることである。第5図に示されるごとく、
このデルタドープ単一層は金属と半導体との界面
から距離tだけ離れた所に電子の溜池51を作
る。デルタドープ層のドーナーに由来するこれら
の電子の大部分が、第5図において番号51によつ
て示されるように、金属と半導体の界面の所の表
面を占拠する。
は第5図に示されるバンドギヤツプエネルギーの
図から説明できる。この図において、ECは導電
エネルギー、EFはフエルミエネルギー、EVは平
衡バンドエネルギーのエツジ、qは元素電荷、
φBは金属−半導体界面におけるシヨツトキイバ
リヤのポテンシヤル高さ、qφBは金属−半導体界
面におけるシヨツトキイバリヤのエネルギー高
さ、およびZDは界面からデルタドープ原子層まで
の距離を表わす。第5図の図は単一デルタドープ
層が金属と半導体の界面からZDだけ離れた所に形
成された場合の金属と半導体との界面に対するも
のである。この図は、ジヤパニーズ ジヤーナル
オブ アプライド フイジクス(Japanese
Journal of Applied Physics)、Vol.24、No.8、
1985年8月、ページL−608−L610に掲載のE.F.
シユーベルト(E.F.Schubert)らの論文〔デルタ
ドープ電界効果形トランジスタ(The Delta−
Doped Field Effect Transistor)〕の第1図に
示される図と類似する。本発明がこれと異なる点
は、このデルタドープ単一層が金属と半導体との
界面から距離Zdだけ離れた所に位置され、トン
ネルバリアtが薄くされ、このバリアを通じての
量子−機械的トンネルが主要なトランスポート機
構となることである。第5図に示されるごとく、
このデルタドープ単一層は金属と半導体との界面
から距離tだけ離れた所に電子の溜池51を作
る。デルタドープ層のドーナーに由来するこれら
の電子の大部分が、第5図において番号51によつ
て示されるように、金属と半導体の界面の所の表
面を占拠する。
固有接触抵抗と界面からの距離Zdとの関係式
を得るため単一層に関しての理論的な分析が試み
られた。この式が第6図の曲線61にて示され
る。第6図に示されるように、理論的には、界面
からの処理が2.5ナノメートルの場合、固有接触
抵抗は10-7オーム-cm2となることがわかる。これ
は6.3×10-6オーム-cm2の固有抵抗が得られた第4
図に示される測定固有接触抵抗と良く一致する。
さらに、第6図から、更に研究を行なうことによ
つて10-7から10-9オーム-cm2の範囲の接触抵抗が
得られることが示唆される。さらに、第6図か
ら、デルタドープ単一層に対する接触抵抗は界面
からの距離が格子定数のオーダである限り低いこ
とがわかる。この実施態様の場合にように、抵接
触抵抗を確保するために複数のデルタドープ層を
使用することもできる。
を得るため単一層に関しての理論的な分析が試み
られた。この式が第6図の曲線61にて示され
る。第6図に示されるように、理論的には、界面
からの処理が2.5ナノメートルの場合、固有接触
抵抗は10-7オーム-cm2となることがわかる。これ
は6.3×10-6オーム-cm2の固有抵抗が得られた第4
図に示される測定固有接触抵抗と良く一致する。
さらに、第6図から、更に研究を行なうことによ
つて10-7から10-9オーム-cm2の範囲の接触抵抗が
得られることが示唆される。さらに、第6図か
ら、デルタドープ単一層に対する接触抵抗は界面
からの距離が格子定数のオーダである限り低いこ
とがわかる。この実施態様の場合にように、抵接
触抵抗を確保するために複数のデルタドープ層を
使用することもできる。
本発明の精神及び範囲から逸脱することなく他
の多くの実施態様が可能である。例えば元素周期
表の第族の元素、例えば、ガリウムと亜鉛を使
用してn−タイプのヒ化ガリウムを形成すること
もできる。同様に、第族の元素、例えば、イオ
ン、セレン、及びテルルを使用してn−タイプの
ヒ化ガリウムを形成することもできる。p−タイ
プのデルタドープ単一層を形成するためには、第
族の元素、例えば、ベリリウムとマグネシウ
ム、あるいはマンガンと亜鉛が使用される。
の多くの実施態様が可能である。例えば元素周期
表の第族の元素、例えば、ガリウムと亜鉛を使
用してn−タイプのヒ化ガリウムを形成すること
もできる。同様に、第族の元素、例えば、イオ
ン、セレン、及びテルルを使用してn−タイプの
ヒ化ガリウムを形成することもできる。p−タイ
プのデルタドープ単一層を形成するためには、第
族の元素、例えば、ベリリウムとマグネシウ
ム、あるいはマンガンと亜鉛が使用される。
第1図は本発明に従つて製造される電界効果形
トランジスタの断面図を示し;第2図は第1図に
示される実施態様を製造するために使用される優
れたオーム接点の断面図を示し;そして第3図か
ら第6図は第1図及び第2図の新規のオーム接点
の動作を説明する上で有効な曲線及び図を示す。 〔主要部分の符号の説明〕、基板……100、
第1の層……101、第2の層……103、デル
タドープ層……102,111−115、ソース
電極……132、ゲート電極……131、ドレイ
ン電極……133、半導体層……121−12
5、溝……127。
トランジスタの断面図を示し;第2図は第1図に
示される実施態様を製造するために使用される優
れたオーム接点の断面図を示し;そして第3図か
ら第6図は第1図及び第2図の新規のオーム接点
の動作を説明する上で有効な曲線及び図を示す。 〔主要部分の符号の説明〕、基板……100、
第1の層……101、第2の層……103、デル
タドープ層……102,111−115、ソース
電極……132、ゲート電極……131、ドレイ
ン電極……133、半導体層……121−12
5、溝……127。
Claims (1)
- 【特許請求の範囲】 1 半導体材質の基板、該基板上に成長された半
導体材質の第1及び第2の層、該第1と第2の半
導体層の間に並置された所定のドーパントを含む
少なくとも1つのデルタドープ単一層、及び金属
性の導電材質から形成されたソース、ゲート及び
ドレイン電極から構成される電界効果形トランジ
スタにおいて、複数のデルタドープ単一層が該ソ
ース及びドレイン電極と該第2の半導体層との間
に挿入され、該複数のデルタドープ単一層は整合
した複数の半導体材質の層により、個々からと該
ソース電極および該ゲート電極から分離され、該
個々の半導体材質が該半導体材質内の電子のトン
ネル幅に等しいかこれ以下の厚さを持ち、該ゲー
ト電極が該第2の半導体層と直接の接触するよう
に、該ゲート電極が該複数のデルタドープ単一層
を切り開く溝内に位置することを特徴とする電界
効果トランジスタ。 2 特許請求の範囲第1項に記載の電界効果トラ
ンジスタにおいて、 該基板が半絶縁半導体材質から成ることを特徴
とする電界効果トランジスタ。 3 特許請求の範囲第1項ないし第2項に記載の
電界効果トランジスタにおいて、 該半導体材質がGaAsであり、該ドーパントが
ケイ素であることを特徴とする電界効果トランジ
スタ。 4 分子ビームエピタキシーを使用して半導体材
質基板上に電界効果トランジスを製造するための
方法において、該方法が半導体材質の第1の層を
成長するステツプ、所定のドーパントを含む少な
くとも1つのデルタドープ単一層を成長するステ
ツプ、ドープされない−族半導体材質の第2
の層を成長するステツプ、並びにソース、ゲート
及びドレイン電極の形成を含む複数のステツプに
よりトランジスタを完成させるステツプを含み、 これら電極の形成が該第2の層上に複数のデル
タドープ単一層と所定の厚さをもちそれら層の最
上部がソース電極およびドレイン電極と面する整
合した複数の半導体材質の層を交互に成長し、所
定の厚さは該半導体材質内の電子のトンネル幅以
下であり、該複数のデルタドープ層を切り開いて
溝を溝の底が該半導体材質の第2の層と接触する
ように食刻し、該溝内に金属膜を堆積することに
よつてゲート電極を形成し、また該溝の各側の該
複数のデルタドープ単一層上に金属電極を堆積し
ソース電極及びドレイン電極を形成することによ
つて達成されることを特徴とする電界効果トラン
ジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/871,249 US4780748A (en) | 1986-06-06 | 1986-06-06 | Field-effect transistor having a delta-doped ohmic contact |
| US871249 | 1986-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631064A JPS631064A (ja) | 1988-01-06 |
| JPH054812B2 true JPH054812B2 (ja) | 1993-01-20 |
Family
ID=25357025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140137A Granted JPS631064A (ja) | 1986-06-06 | 1987-06-05 | 電界効果トランジスタとその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4780748A (ja) |
| EP (1) | EP0248439B1 (ja) |
| JP (1) | JPS631064A (ja) |
| CA (1) | CA1253633A (ja) |
| DE (1) | DE3777691D1 (ja) |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4784967A (en) * | 1986-12-19 | 1988-11-15 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for fabricating a field-effect transistor with a self-aligned gate |
| US5497015A (en) * | 1988-11-12 | 1996-03-05 | Sony Corporation | Quantum interference transistor |
| US5013685A (en) * | 1989-11-02 | 1991-05-07 | At&T Bell Laboratories | Method of making a non-alloyed ohmic contact to III-V semiconductors-on-silicon |
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| US5313093A (en) * | 1991-10-29 | 1994-05-17 | Rohm Co., Ltd. | Compound semiconductor device |
| FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
| EP0565054A3 (en) * | 1992-04-09 | 1994-07-27 | Hughes Aircraft Co | N-type antimony-based strained layer superlattice and fabrication method |
| DE4303598C2 (de) * | 1993-02-08 | 1999-04-29 | Marcus Dr Besson | Halbleiterbauelement, insbesondere Feldeffekttransistor mit vergrabenem Gate |
| JP2626494B2 (ja) * | 1993-09-17 | 1997-07-02 | 日本電気株式会社 | エッチングダメージの評価方法 |
| US6043143A (en) * | 1998-05-04 | 2000-03-28 | Motorola, Inc. | Ohmic contact and method of manufacture |
| JP3371871B2 (ja) * | 1999-11-16 | 2003-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| TWI288435B (en) * | 2000-11-21 | 2007-10-11 | Matsushita Electric Industrial Co Ltd | Semiconductor device and equipment for communication system |
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| KR100475122B1 (ko) * | 2002-12-20 | 2005-03-10 | 삼성전자주식회사 | 실리콘 접촉저항을 개선할 수 있는 반도체 소자 형성방법 |
| JP3838218B2 (ja) | 2003-05-19 | 2006-10-25 | ソニー株式会社 | 面発光型半導体レーザ素子及びその製造方法 |
| JP2008098674A (ja) * | 2003-06-10 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| KR101120904B1 (ko) * | 2010-03-25 | 2012-02-27 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101124017B1 (ko) * | 2010-03-26 | 2012-03-23 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101046055B1 (ko) | 2010-03-26 | 2011-07-01 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
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| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
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| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
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1986
- 1986-06-06 US US06/871,249 patent/US4780748A/en not_active Expired - Lifetime
-
1987
- 1987-06-04 EP EP87108134A patent/EP0248439B1/en not_active Expired
- 1987-06-04 DE DE8787108134T patent/DE3777691D1/de not_active Expired - Fee Related
- 1987-06-05 JP JP62140137A patent/JPS631064A/ja active Granted
- 1987-06-05 CA CA000538949A patent/CA1253633A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4780748A (en) | 1988-10-25 |
| EP0248439A1 (en) | 1987-12-09 |
| CA1253633A (en) | 1989-05-02 |
| JPS631064A (ja) | 1988-01-06 |
| DE3777691D1 (de) | 1992-04-30 |
| EP0248439B1 (en) | 1992-03-25 |
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