JPH0421370B2 - - Google Patents
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- JPH0421370B2 JPH0421370B2 JP16765487A JP16765487A JPH0421370B2 JP H0421370 B2 JPH0421370 B2 JP H0421370B2 JP 16765487 A JP16765487 A JP 16765487A JP 16765487 A JP16765487 A JP 16765487A JP H0421370 B2 JPH0421370 B2 JP H0421370B2
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- JP
- Japan
- Prior art keywords
- delay
- circuit
- transistors
- delay time
- signal
- Prior art date
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- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 239000013641 positive control Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明は信号遅延回路、特に外部制御信号によ
りパルス信号の遅延時間を制御する可変遅延回路
に関する。 〔従来の技術及び発明が解決しようとする問題
点〕 高速集積回路を適正動作させる為には、多数の
信号の論理状態間の変化（遷移）のタイミングを
高精度に一致させる必要性が生じることが多い。
多数の高速信号の論理状態変化の時点が異なるの
は信号路の長さの違い及び集積回路素子の信号伝
播遅延時間の違い等に起因する。 遅い信号と早い信号の状態変化のタイミングを
正確に一致させる（所謂デスキユー）１つの方法
は早い信号を両信号間の状態変化の時間差だけ遅
らせることである。このように両信号を一致させ
るには、固定遅延時間を有する素子の直列回路に
早い信号を迂回させればよい。この方法の欠点は
集積回路上で余分に場所をとる余計な回路を構成
しなければならないこと及び余分に電力を消費す
るということである。また、この遅延時間は固定
時間であり、伝播遅延時間は温度変化に伴つて変
化しやすい。このような伝播遅延時間の微小な誤
差は複数の遅延回路素子を直列接続することによ
り、累積され大きな誤差を生じる結果となる。 従つて、本発明の目的はデジタル信号の遅延時
間を高精度に制御する可変遅延回路を提供するこ
とである。 本発明の別の目的は集積回路の一部として構成
可能で、最小の占有面積及び最小の消費電力の遅
延回路を提供することである。 本発明の他の目的は遅延時間が可変で、それに
より温度変化及び回路パラメータの差違に起因す
る遅延時間の変化を補償し得る遅延回路を提供す
ることである。 〔発明の概要〕 本発明はデジタル入力信号を遅延させた出力信
号を発生するのに好適な高速電子回路である。こ
の回路に含まれる２つの遅延回路（第１及び第２
遅延回路）は入力信号を受けて、各出力信号が合
成される。これら遅延回路により、入力信号は２
つの異なる経路を通る。即ち、一方は長時間遅延
（低速）経路であり、他方は短時間遅延（高速）
経路である。 長時間遅延をする第１遅延回路は比較的大きな
面積を占め、付加コレクタ抵抗を有する１対のエ
ミツタ結合トランジスタを含んでいる。面積が大
きく且つ付加コレクタ抵抗があると、各トランジ
スタのベース及びコレクタ領域間の静電容量によ
るミラー効果によりトランジスタのスイツチ応答
時間は比較的遅くなる。短時間遅延をする第２遅
延回路は普通の大きさの面積を有し、付加コレク
タ抵抗のない１対のエミツタ結合トランジスタを
含んでいる。 これらエミツタ結合トランジスタ対の各エミツ
タの電流を相対的に制御する直流制御信号を外部
から加え、低速及び高速経路がデジタル入力信号
に与える各遅延時間の比率を制御する。の回路に
よる合計遅延時間は低速経路の遅延時間から高速
経路の遅延時間までの範囲で可変できる。制御信
号によりこの回路の遅延時間を設定し、所望の遅
延時間を維持する手段が提供される。 〔実施例〕 図は本発明による可変遅延回路１０の回路図で
ある。この回路は入力端子１２及び１４間に差動
入力信号V1を受け、出力端子１６及び１８間に
入力信号V1を遅延させた差動出力信号V0を出力
する。この入力信号V1には、例えばエミツタ結
合論理（ECL）型の高速デジタル信号が好適で
ある。 可変遅延回路１０は入力端子同志及び出力端子
同志が夫々接続している第１（低速）遅延回路２
０と第２（高速）遅延回路２２とを含んでいる。
これら遅延回路２０及び２２は夫々１対のエミツ
タ結合NPNトランジスタ２４，２６と、別の１
対のエミツタ結合NPNトランジスタ２８，３０
とを含んでいる。トランジスタ２４及び２８の各
ベース端子３２及び３４を共に入力端子１２と接
続して正入力端子を形成している。また、トラン
ジスタ２６及び３０の各ベース端子３６及び３８
を共に入力端子１４を接続して負入力端子を形成
している。 トランジスタ２４のコレクタ４０は直列接続さ
れた抵抗器４２，４４と接続し、トランジスタ２
６のコレクタ４６は直列接続された抵抗器４８，
５８と接続している。抵抗器４２及び４８の各抵
抗値は等しくRXであり、後述するように遅延回
路２０の大きな遅延時間の一因となる。抵抗器４
４及び５０の各抵抗値は共にRLで、遅延回路２
０及び２２を構成している各トランジスタのコレ
クタ端子の負荷抵抗器として機能する。抵抗器４
４及び５０はコレクタ・バイアス電圧VCCの電源
と接続しており、この電圧VCCは典型的なECL回
路の場合０ボルトである。 抵抗器４２及び４４間の接続点はトランジスタ
２８のコレクタ５４と接続し、それからバツフア
（緩衝器）を介して出力端子１８と接続して負出
力端子を形成している。また、抵抗器４８及び５
０間の接続点５６はトランジスタ３０のコレクタ
５８と接続し、それからバツフアを介して出力端
子１６と接続して正出力端子を形成している。接
続点５２及び５６は夫々遅延回路２０及び２２の
出力の加算点（手段）になつている。遅延回路２
０及び２２は入力信号V1に夫々異なる遅延時間
を与えた差動出力を発生するスイツチ回路を構成
している。可変遅延回路１０の出力信号の総遅延
時間は、それ故、遅延回路２０及び２２の出力信
号の合成値により得られる。 １対のトランジスタ６０及び６２は出力端子１
６及び１８に出力信号を送るバツフアとして機能
するエミツタ・ホロワを構成している。エミツ
タ・バイアス電圧VEEは典型的なECL回路の場合
−5.2ボルトで抵抗器６４及び６６を介してトラ
ンジスタ６０及び６２のエミツタに夫々供給され
る。抵抗器６４及び６６の各抵抗値はREでECL
回路の正常動作に必要な電流を供給している。ト
ランジスタ６０及び６２のコレクタは電圧源VCC
と接続している。 遅延回路２０のトランジスタ２４及び２６と遅
延回路２２のトランジスタ２８及び３０に流れる
電流は、正制御入力端子８２及び負制御入力端子
８４間に外部から印加する差動直流制御信号を受
ける制御回路８０によつて制御される。この制御
回路８０により遅延回路２０及び２２がデジタル
入力信号に与える各遅延時間の相対的比率を設定
できるので、遅延時間を全範囲に亘り制御でき
る。 この制御回路８０に含まれるNPNトランジス
タ８６及び８８の各ベース端子９０及び９２は
夫々制御入力端子８２及び８４と接続している。
トランジスタ８６のコレクタ端子９４は、遅延回
路２０のトランジスタ２４及び２６のエミツタ９
６及び９８に流れる電流の流入口となる。また、
トランジスタ８８のコレクタ端子１００は、遅延
回路２２のトランジスタ２８及び３０のエミツタ
１０２及び１０４に流れる電流の流入口となる。
トランジスタ８６及び８８のエミツタ端子１０６
及び１０８に流れる電流の和は一定電流ILであ
り、この電流ILは従来の制御定電流源１１０によ
るものである。抵抗値RCの抵抗器１１２はエミ
ツタ端子１０６と、エミツタ端子１０８及び定電
流源１１０間の接続点１１４との間に接続されて
いる。抵抗器１１２があるので、制御入力端子８
２及び８４間の制御信号の電圧が０ボルトになる
と、トランジスタ８８のエミツタ１０８に流れる
電流の比率が大きくなる。制御回路８０は以下の
ようにしてデジタル入力信号の遅延時間を制御し
ている。 制御信号の制御入力端子間の電位差によりトラ
ンジスタ８６のベース・エミツタ間電圧が増加す
ると、トランジスタ８６のコレクタ９４の電流は
増加し、トランジスタ８８のコレクタ１００の電
流は減少する。こうなると、デジタル入力信号が
低速遅延回路２０を通る割合が増加し、高速遅延
回路２２を通る割合が減少する。この結果デジタ
ル入力信号の総遅延時間が増加することになる。
制御信号の電位差によりトランジスタ８８のベー
ス・エミツタ間電圧が増加すると、トランジスタ
８６のコレクタ９４の電流が減少し、トランジス
タ８８のコレクタ１００の電流が増加する。よつ
て、デジタル入力信号が低速遅延回路２０を通る
割合が減少し、高速遅延回路２２を通る割合が増
加する。この結果、デジタル入力信号の総遅延時
間は減少する。トランジスタ８６のコレクタ９４
とトランジスタ８８のコレクタ１００を流れる電
流の合計は一定で、制御信号の電圧レベルと殆ど
関係ないので、制御信号の電圧の変化は遅延回路
２０及び２２に流れる電流の合計に対する比率だ
けを変えることになる。 低速遅延回路２０がデジタル入力信号に対し
て、より長い遅延経路を提供するには２つの理由
がある。第１の理由は、トランジスタ２４及び２
６がベース・コレクタ間領域の静電容量が比較的
大きくなるように比較的面積を大きく形成されて
いることである。他方、トランジスタ２８及び３
０の面積は速度が最高になるように選ばれてい
る。第２の理由は、抵抗器４２及び４８と、トラ
ンジスタ２４及び２６のベース・コレクタ間静電
容量とのミラー効果により、トランジスタ２４及
び２６による遅延時間は長くなることである。 外部から印加した制御信号により、遅延回路２
０及び２２をデジタル入力信号が通る比率を変え
ることにより、この入力信号の所望の遅延時間を
調整することができる。この可変遅延回路１０の
総遅延時間は高速遅延回路２０の遅延時間から低
速遅延回路２２の遅延時間までの範囲内で可変で
きることになる。 次の表はトランジスタ２４及び２６が夫々トラ
ンジスタ２８及び３０より４倍の面積を有するよ
うに設計した場合の可変遅延回路１０の構成要素
の典型的な値を示している。
りパルス信号の遅延時間を制御する可変遅延回路
に関する。 〔従来の技術及び発明が解決しようとする問題
点〕 高速集積回路を適正動作させる為には、多数の
信号の論理状態間の変化（遷移）のタイミングを
高精度に一致させる必要性が生じることが多い。
多数の高速信号の論理状態変化の時点が異なるの
は信号路の長さの違い及び集積回路素子の信号伝
播遅延時間の違い等に起因する。 遅い信号と早い信号の状態変化のタイミングを
正確に一致させる（所謂デスキユー）１つの方法
は早い信号を両信号間の状態変化の時間差だけ遅
らせることである。このように両信号を一致させ
るには、固定遅延時間を有する素子の直列回路に
早い信号を迂回させればよい。この方法の欠点は
集積回路上で余分に場所をとる余計な回路を構成
しなければならないこと及び余分に電力を消費す
るということである。また、この遅延時間は固定
時間であり、伝播遅延時間は温度変化に伴つて変
化しやすい。このような伝播遅延時間の微小な誤
差は複数の遅延回路素子を直列接続することによ
り、累積され大きな誤差を生じる結果となる。 従つて、本発明の目的はデジタル信号の遅延時
間を高精度に制御する可変遅延回路を提供するこ
とである。 本発明の別の目的は集積回路の一部として構成
可能で、最小の占有面積及び最小の消費電力の遅
延回路を提供することである。 本発明の他の目的は遅延時間が可変で、それに
より温度変化及び回路パラメータの差違に起因す
る遅延時間の変化を補償し得る遅延回路を提供す
ることである。 〔発明の概要〕 本発明はデジタル入力信号を遅延させた出力信
号を発生するのに好適な高速電子回路である。こ
の回路に含まれる２つの遅延回路（第１及び第２
遅延回路）は入力信号を受けて、各出力信号が合
成される。これら遅延回路により、入力信号は２
つの異なる経路を通る。即ち、一方は長時間遅延
（低速）経路であり、他方は短時間遅延（高速）
経路である。 長時間遅延をする第１遅延回路は比較的大きな
面積を占め、付加コレクタ抵抗を有する１対のエ
ミツタ結合トランジスタを含んでいる。面積が大
きく且つ付加コレクタ抵抗があると、各トランジ
スタのベース及びコレクタ領域間の静電容量によ
るミラー効果によりトランジスタのスイツチ応答
時間は比較的遅くなる。短時間遅延をする第２遅
延回路は普通の大きさの面積を有し、付加コレク
タ抵抗のない１対のエミツタ結合トランジスタを
含んでいる。 これらエミツタ結合トランジスタ対の各エミツ
タの電流を相対的に制御する直流制御信号を外部
から加え、低速及び高速経路がデジタル入力信号
に与える各遅延時間の比率を制御する。の回路に
よる合計遅延時間は低速経路の遅延時間から高速
経路の遅延時間までの範囲で可変できる。制御信
号によりこの回路の遅延時間を設定し、所望の遅
延時間を維持する手段が提供される。 〔実施例〕 図は本発明による可変遅延回路１０の回路図で
ある。この回路は入力端子１２及び１４間に差動
入力信号V1を受け、出力端子１６及び１８間に
入力信号V1を遅延させた差動出力信号V0を出力
する。この入力信号V1には、例えばエミツタ結
合論理（ECL）型の高速デジタル信号が好適で
ある。 可変遅延回路１０は入力端子同志及び出力端子
同志が夫々接続している第１（低速）遅延回路２
０と第２（高速）遅延回路２２とを含んでいる。
これら遅延回路２０及び２２は夫々１対のエミツ
タ結合NPNトランジスタ２４，２６と、別の１
対のエミツタ結合NPNトランジスタ２８，３０
とを含んでいる。トランジスタ２４及び２８の各
ベース端子３２及び３４を共に入力端子１２と接
続して正入力端子を形成している。また、トラン
ジスタ２６及び３０の各ベース端子３６及び３８
を共に入力端子１４を接続して負入力端子を形成
している。 トランジスタ２４のコレクタ４０は直列接続さ
れた抵抗器４２，４４と接続し、トランジスタ２
６のコレクタ４６は直列接続された抵抗器４８，
５８と接続している。抵抗器４２及び４８の各抵
抗値は等しくRXであり、後述するように遅延回
路２０の大きな遅延時間の一因となる。抵抗器４
４及び５０の各抵抗値は共にRLで、遅延回路２
０及び２２を構成している各トランジスタのコレ
クタ端子の負荷抵抗器として機能する。抵抗器４
４及び５０はコレクタ・バイアス電圧VCCの電源
と接続しており、この電圧VCCは典型的なECL回
路の場合０ボルトである。 抵抗器４２及び４４間の接続点はトランジスタ
２８のコレクタ５４と接続し、それからバツフア
（緩衝器）を介して出力端子１８と接続して負出
力端子を形成している。また、抵抗器４８及び５
０間の接続点５６はトランジスタ３０のコレクタ
５８と接続し、それからバツフアを介して出力端
子１６と接続して正出力端子を形成している。接
続点５２及び５６は夫々遅延回路２０及び２２の
出力の加算点（手段）になつている。遅延回路２
０及び２２は入力信号V1に夫々異なる遅延時間
を与えた差動出力を発生するスイツチ回路を構成
している。可変遅延回路１０の出力信号の総遅延
時間は、それ故、遅延回路２０及び２２の出力信
号の合成値により得られる。 １対のトランジスタ６０及び６２は出力端子１
６及び１８に出力信号を送るバツフアとして機能
するエミツタ・ホロワを構成している。エミツ
タ・バイアス電圧VEEは典型的なECL回路の場合
−5.2ボルトで抵抗器６４及び６６を介してトラ
ンジスタ６０及び６２のエミツタに夫々供給され
る。抵抗器６４及び６６の各抵抗値はREでECL
回路の正常動作に必要な電流を供給している。ト
ランジスタ６０及び６２のコレクタは電圧源VCC
と接続している。 遅延回路２０のトランジスタ２４及び２６と遅
延回路２２のトランジスタ２８及び３０に流れる
電流は、正制御入力端子８２及び負制御入力端子
８４間に外部から印加する差動直流制御信号を受
ける制御回路８０によつて制御される。この制御
回路８０により遅延回路２０及び２２がデジタル
入力信号に与える各遅延時間の相対的比率を設定
できるので、遅延時間を全範囲に亘り制御でき
る。 この制御回路８０に含まれるNPNトランジス
タ８６及び８８の各ベース端子９０及び９２は
夫々制御入力端子８２及び８４と接続している。
トランジスタ８６のコレクタ端子９４は、遅延回
路２０のトランジスタ２４及び２６のエミツタ９
６及び９８に流れる電流の流入口となる。また、
トランジスタ８８のコレクタ端子１００は、遅延
回路２２のトランジスタ２８及び３０のエミツタ
１０２及び１０４に流れる電流の流入口となる。
トランジスタ８６及び８８のエミツタ端子１０６
及び１０８に流れる電流の和は一定電流ILであ
り、この電流ILは従来の制御定電流源１１０によ
るものである。抵抗値RCの抵抗器１１２はエミ
ツタ端子１０６と、エミツタ端子１０８及び定電
流源１１０間の接続点１１４との間に接続されて
いる。抵抗器１１２があるので、制御入力端子８
２及び８４間の制御信号の電圧が０ボルトになる
と、トランジスタ８８のエミツタ１０８に流れる
電流の比率が大きくなる。制御回路８０は以下の
ようにしてデジタル入力信号の遅延時間を制御し
ている。 制御信号の制御入力端子間の電位差によりトラ
ンジスタ８６のベース・エミツタ間電圧が増加す
ると、トランジスタ８６のコレクタ９４の電流は
増加し、トランジスタ８８のコレクタ１００の電
流は減少する。こうなると、デジタル入力信号が
低速遅延回路２０を通る割合が増加し、高速遅延
回路２２を通る割合が減少する。この結果デジタ
ル入力信号の総遅延時間が増加することになる。
制御信号の電位差によりトランジスタ８８のベー
ス・エミツタ間電圧が増加すると、トランジスタ
８６のコレクタ９４の電流が減少し、トランジス
タ８８のコレクタ１００の電流が増加する。よつ
て、デジタル入力信号が低速遅延回路２０を通る
割合が減少し、高速遅延回路２２を通る割合が増
加する。この結果、デジタル入力信号の総遅延時
間は減少する。トランジスタ８６のコレクタ９４
とトランジスタ８８のコレクタ１００を流れる電
流の合計は一定で、制御信号の電圧レベルと殆ど
関係ないので、制御信号の電圧の変化は遅延回路
２０及び２２に流れる電流の合計に対する比率だ
けを変えることになる。 低速遅延回路２０がデジタル入力信号に対し
て、より長い遅延経路を提供するには２つの理由
がある。第１の理由は、トランジスタ２４及び２
６がベース・コレクタ間領域の静電容量が比較的
大きくなるように比較的面積を大きく形成されて
いることである。他方、トランジスタ２８及び３
０の面積は速度が最高になるように選ばれてい
る。第２の理由は、抵抗器４２及び４８と、トラ
ンジスタ２４及び２６のベース・コレクタ間静電
容量とのミラー効果により、トランジスタ２４及
び２６による遅延時間は長くなることである。 外部から印加した制御信号により、遅延回路２
０及び２２をデジタル入力信号が通る比率を変え
ることにより、この入力信号の所望の遅延時間を
調整することができる。この可変遅延回路１０の
総遅延時間は高速遅延回路２０の遅延時間から低
速遅延回路２２の遅延時間までの範囲内で可変で
きることになる。 次の表はトランジスタ２４及び２６が夫々トラ
ンジスタ２８及び３０より４倍の面積を有するよ
うに設計した場合の可変遅延回路１０の構成要素
の典型的な値を示している。
上述の如く本発明によれば、外部制御信号によ
り高精度且つ容易に遅延時間を制御し得る上に、
温度等の経時的変化による遅延時間の変化を容易
に補償制御できるので、常に安定した遅延時間を
高精度に維持できる。また、占有面積を小さくで
きる上に消費電力も小さいので集積回路中に容易
に高密度実装可能である。従つて、本発明は高速
デジタル回路の複数の信号のタイミング調整を行
うデスキユーに使用する場合に特に好適である。
り高精度且つ容易に遅延時間を制御し得る上に、
温度等の経時的変化による遅延時間の変化を容易
に補償制御できるので、常に安定した遅延時間を
高精度に維持できる。また、占有面積を小さくで
きる上に消費電力も小さいので集積回路中に容易
に高密度実装可能である。従つて、本発明は高速
デジタル回路の複数の信号のタイミング調整を行
うデスキユーに使用する場合に特に好適である。
図は本発明による可変遅延回路１０の回路図で
ある。 ２０は第１（低速）遅延回路、２２は第２（高
速）遅延回路、８０は制御回路である。
ある。 ２０は第１（低速）遅延回路、２２は第２（高
速）遅延回路、８０は制御回路である。
Claims (1)
- 【特許請求の範囲】 １ 夫々同じ入力信号を受け、 遅延時間の異なる出力信号を出力する第１及び
第２遅延回路の出力を合成し、 該第１及び第２遅延回路の出力比を制御回路で
制御することを特徴とする可変遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88758286A | 1986-07-18 | 1986-07-18 | |
| US887582 | 1986-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331214A JPS6331214A (ja) | 1988-02-09 |
| JPH0421370B2 true JPH0421370B2 (ja) | 1992-04-09 |
Family
ID=25391445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16765487A Granted JPS6331214A (ja) | 1986-07-18 | 1987-07-03 | 可変遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0253135A1 (ja) |
| JP (1) | JPS6331214A (ja) |
| CA (1) | CA1270911A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862020A (en) * | 1988-06-20 | 1989-08-29 | Tektronix, Inc. | Electronic delay control circuit having pulse width maintenance |
| JPH02190022A (ja) * | 1989-01-19 | 1990-07-26 | Fujitsu Ltd | データ遅延回路 |
| US5317287A (en) * | 1992-07-16 | 1994-05-31 | National Semiconductor Corporation | Low-gain, range programmable, temperature compensated voltage controlled ring oscillator |
| EP1172962A3 (en) * | 2000-07-13 | 2003-09-03 | Tektronix, Inc. | Bit rate agile clock recovery circuit |
| JP2004159163A (ja) | 2002-09-12 | 2004-06-03 | Nec Corp | ディジタル制御可変遅延回路 |
-
1987
- 1987-05-28 CA CA000538286A patent/CA1270911A/en not_active Expired - Fee Related
- 1987-06-10 EP EP87108351A patent/EP0253135A1/en not_active Withdrawn
- 1987-07-03 JP JP16765487A patent/JPS6331214A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331214A (ja) | 1988-02-09 |
| CA1270911A (en) | 1990-06-26 |
| EP0253135A1 (en) | 1988-01-20 |
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