JPH054855B2 - - Google Patents
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- JPH054855B2 JPH054855B2 JP55125021A JP12502180A JPH054855B2 JP H054855 B2 JPH054855 B2 JP H054855B2 JP 55125021 A JP55125021 A JP 55125021A JP 12502180 A JP12502180 A JP 12502180A JP H054855 B2 JPH054855 B2 JP H054855B2
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- gate
- gate circuit
- circuit
- inverter
- terminal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOSトランジスタを用いたバ
ツフア回路に関するものであり、その目的とする
所はバツフア回路に流れる貫通電流をなくしたバ
ツフア回路を提供する事に有る。
ツフア回路に関するものであり、その目的とする
所はバツフア回路に流れる貫通電流をなくしたバ
ツフア回路を提供する事に有る。
以下図面に基づいて詳細に説明すると、第１図
は従来のバツフア回路であつて、最終段のインバ
ータ１は大きな出力電流を得るために極めて大き
く作られている。このため該インバータ１の入力
ゲート端に浮遊する容量３も非常に大きな値とな
り、このゲートを駆動するインバータ２の出力抵
抗が大きいと、前記容量３によつて点Ａの波形は
大巾になまりを生ずる。周知の如く、相補型イン
バータの駆動信号の立上り時間あるいは立下り時
間が長いと、該駆動信号が電源電圧のほぼ半分の
値を通過する時に、インバータを構成するＰチヤ
ネルMOSトランジスタとＮチヤネルMOSトラン
ジスタの双方が共にオン状態となつて大きな貫通
電流が流れる。この状態を防ぐためには前記イン
バータ２の出力抵抗を小さくする必要が有り、こ
のためインバータ２もまた大きく構成しなければ
ならない。この場合インバータ２のゲート容量４
の値も大きくなるので、今度はインバータ２の貫
通電流を考えなければならない。最も適切な構成
はインバータの大きさを１、１／２、１／４……と後段 の半分ずつにして行くのが良いと考えられるが、
この場合バツフア回路が占める面積は２倍となつ
てしまう。
は従来のバツフア回路であつて、最終段のインバ
ータ１は大きな出力電流を得るために極めて大き
く作られている。このため該インバータ１の入力
ゲート端に浮遊する容量３も非常に大きな値とな
り、このゲートを駆動するインバータ２の出力抵
抗が大きいと、前記容量３によつて点Ａの波形は
大巾になまりを生ずる。周知の如く、相補型イン
バータの駆動信号の立上り時間あるいは立下り時
間が長いと、該駆動信号が電源電圧のほぼ半分の
値を通過する時に、インバータを構成するＰチヤ
ネルMOSトランジスタとＮチヤネルMOSトラン
ジスタの双方が共にオン状態となつて大きな貫通
電流が流れる。この状態を防ぐためには前記イン
バータ２の出力抵抗を小さくする必要が有り、こ
のためインバータ２もまた大きく構成しなければ
ならない。この場合インバータ２のゲート容量４
の値も大きくなるので、今度はインバータ２の貫
通電流を考えなければならない。最も適切な構成
はインバータの大きさを１、１／２、１／４……と後段 の半分ずつにして行くのが良いと考えられるが、
この場合バツフア回路が占める面積は２倍となつ
てしまう。
そこで、第２図の構成よるバツフア回路が考え
られる。即ちバツフア回路の最終段を構成するＰ
チヤネルMOSトランジスタ（以下Ｐ−MOSTと
略記する）５とＮチヤネルMOSトランジスタ
（以下Ｎ−MOSTと略記する）６のそれぞれのゲ
ートを分離し、該Ｐ−MOST５のゲート端子は
オア機能を有するゲート回路７の出力端Ｐと、ア
ンド機能を有するゲート回路８の一方の入力端に
接続し、前記Ｎ−MOSTのゲート端子は前記ゲ
ート回路８の入力端Ｑに接続するとともに、前記
ゲート回路７の一方の入力端に接続し、ゲート回
路７及び８のそれぞれの残る一方の入力端同志は
共通にして信号入力端Ｉとする。この回路の動作
波形は第３図に示す。信号入力端Ｉに“Ｈ”レベ
ルの信号が印加されるとオア機能を有するゲート
回路７の出力端Ｐの電位は無条件に“Ｈ”レベル
に向うが、前述の如くゲート回路７の出力端には
Ｐ−MOST５のゲート容量が接続構成されるた
め、出力波形はなまる。一方アンド機能を有する
ゲート回路８は出力端Ｐの電位が“Ｈ”レベルに
達しないと出力が現われない。一般に相補型
MOSTを用いたゲートのスレツシヨルド電圧VG
は電源電圧のほぼ半分の所にあるから、出力端Ｐ
の電位が電源電圧の半分を越えた所で、ゲート回
路８の出力端Ｑの電位は“Ｈ”レベルに向つて動
き出す。出力端Ｐが“Ｈ”レベルになる時点と出
力端Ｑが“Ｈ”レベルになる時点には差が生ずる
事になる。即ち先ず出力端Ｐの電位が“Ｈ”レベ
ルになつてＰ−MOST５がオフなつてから次い
で出力端Ｑが“Ｈ”レベルとなり、Ｎ−MOST
６がオンとなる順序をとる。逆に信号入力端Ｉの
電位が“Ｌ”レベルになると、ゲート回路８の出
力電位は無条件に“Ｌ”レベルに向い、ゲート回
路７の出力電位は遅れて“Ｌ”レベルに向う。従
つてＮ−MOST６が先にオフになつてから、Ｐ
−MOST５がオンとなる順序をとる。以上の結
果、Ｐ−MOST５とＮ−MOST６が同時にオン
になる事はなく、従つて貫通電流が流れないもの
と考えられていた。
られる。即ちバツフア回路の最終段を構成するＰ
チヤネルMOSトランジスタ（以下Ｐ−MOSTと
略記する）５とＮチヤネルMOSトランジスタ
（以下Ｎ−MOSTと略記する）６のそれぞれのゲ
ートを分離し、該Ｐ−MOST５のゲート端子は
オア機能を有するゲート回路７の出力端Ｐと、ア
ンド機能を有するゲート回路８の一方の入力端に
接続し、前記Ｎ−MOSTのゲート端子は前記ゲ
ート回路８の入力端Ｑに接続するとともに、前記
ゲート回路７の一方の入力端に接続し、ゲート回
路７及び８のそれぞれの残る一方の入力端同志は
共通にして信号入力端Ｉとする。この回路の動作
波形は第３図に示す。信号入力端Ｉに“Ｈ”レベ
ルの信号が印加されるとオア機能を有するゲート
回路７の出力端Ｐの電位は無条件に“Ｈ”レベル
に向うが、前述の如くゲート回路７の出力端には
Ｐ−MOST５のゲート容量が接続構成されるた
め、出力波形はなまる。一方アンド機能を有する
ゲート回路８は出力端Ｐの電位が“Ｈ”レベルに
達しないと出力が現われない。一般に相補型
MOSTを用いたゲートのスレツシヨルド電圧VG
は電源電圧のほぼ半分の所にあるから、出力端Ｐ
の電位が電源電圧の半分を越えた所で、ゲート回
路８の出力端Ｑの電位は“Ｈ”レベルに向つて動
き出す。出力端Ｐが“Ｈ”レベルになる時点と出
力端Ｑが“Ｈ”レベルになる時点には差が生ずる
事になる。即ち先ず出力端Ｐの電位が“Ｈ”レベ
ルになつてＰ−MOST５がオフなつてから次い
で出力端Ｑが“Ｈ”レベルとなり、Ｎ−MOST
６がオンとなる順序をとる。逆に信号入力端Ｉの
電位が“Ｌ”レベルになると、ゲート回路８の出
力電位は無条件に“Ｌ”レベルに向い、ゲート回
路７の出力電位は遅れて“Ｌ”レベルに向う。従
つてＮ−MOST６が先にオフになつてから、Ｐ
−MOST５がオンとなる順序をとる。以上の結
果、Ｐ−MOST５とＮ−MOST６が同時にオン
になる事はなく、従つて貫通電流が流れないもの
と考えられていた。
以上が第２図に示す回路に期待される動作であ
る。しかしながらこの回路構成のみで十分な効果
が得られない場合がある。即ちゲート回路７及び
ゲート回路８の出力抵抗を小さくする考慮を怠る
と出力端Ｐ及びＱの波形のなまりは非常に大きく
なり、第４図の如き結果となる。ここで考慮しな
ければならない事は、MOST単体のスレツシヨ
ルド電圧VTと、相補型MOSゲートのスレツシヨ
ルド電圧VGが異る点である。ゲートのスレツシ
ヨルド電圧VGは前述の如く、ほぼ電源圧の半分
程度であるが、Ｐ−MOST単体のスレツシヨル
ド電圧VTPはVGよりも高く、又Ｎ−MOST単体の
スレツシヨルド電圧VTNはVGよりも低いのが普通
である。従つて出力端Ｐの電位がVGに達しても
Ｐ−MOST５は完全にはオフにはならず、出力
端Ｐの電位がVTPに達して初めてＰ−MOST５は
オフになる。一方Ｎ−MOST６は出力端Ｑの電
位がVGに達する以前にVTNを越えた時点よりオン
状態となつている。このため出力端Ｑの電位が
VTNを越えてから出力端Ｐの電位がVTPに達する
までの時間（Δt）、Ｐ−MOST５とＮ−MOST
６を介して貫通電流Itが流れてしまう。この現象
は入力信号が“Ｈ”レベルから“Ｌ”レベルに変
化する時にも出力端Ｐの電位がVTPを下回つた時
点から出力端Ｑの電位がVTNを下回るまでの間起
る。該貫通電流Itの量を減ずるためには出力端
Ｐ，Ｑの波形のなまりを改善しなければならず、
従つてゲート回路７及び８の出力抵抗を小さくし
なければならないが、オア機能を有するゲート回
路７及びアンド機能を有するゲート回路８はそれ
ぞれ第５図Ａ，Ｂに示す形で実際上構成されるか
ら、結局はインバータ９及び１０を大きくしなけ
ればならなくなると云う矛循を生ずる。
る。しかしながらこの回路構成のみで十分な効果
が得られない場合がある。即ちゲート回路７及び
ゲート回路８の出力抵抗を小さくする考慮を怠る
と出力端Ｐ及びＱの波形のなまりは非常に大きく
なり、第４図の如き結果となる。ここで考慮しな
ければならない事は、MOST単体のスレツシヨ
ルド電圧VTと、相補型MOSゲートのスレツシヨ
ルド電圧VGが異る点である。ゲートのスレツシ
ヨルド電圧VGは前述の如く、ほぼ電源圧の半分
程度であるが、Ｐ−MOST単体のスレツシヨル
ド電圧VTPはVGよりも高く、又Ｎ−MOST単体の
スレツシヨルド電圧VTNはVGよりも低いのが普通
である。従つて出力端Ｐの電位がVGに達しても
Ｐ−MOST５は完全にはオフにはならず、出力
端Ｐの電位がVTPに達して初めてＰ−MOST５は
オフになる。一方Ｎ−MOST６は出力端Ｑの電
位がVGに達する以前にVTNを越えた時点よりオン
状態となつている。このため出力端Ｑの電位が
VTNを越えてから出力端Ｐの電位がVTPに達する
までの時間（Δt）、Ｐ−MOST５とＮ−MOST
６を介して貫通電流Itが流れてしまう。この現象
は入力信号が“Ｈ”レベルから“Ｌ”レベルに変
化する時にも出力端Ｐの電位がVTPを下回つた時
点から出力端Ｑの電位がVTNを下回るまでの間起
る。該貫通電流Itの量を減ずるためには出力端
Ｐ，Ｑの波形のなまりを改善しなければならず、
従つてゲート回路７及び８の出力抵抗を小さくし
なければならないが、オア機能を有するゲート回
路７及びアンド機能を有するゲート回路８はそれ
ぞれ第５図Ａ，Ｂに示す形で実際上構成されるか
ら、結局はインバータ９及び１０を大きくしなけ
ればならなくなると云う矛循を生ずる。
上記欠点を改善する方法として第６図に示す構
成が考えられる。第６図に於て抵抗１５，Ｐ−
MOST１７，１８，Ｎ−を構成している。従つ
てNMOST１９，２０で構成される部分１１は
NORゲート回路ORゲート回路１１のスレツシヨ
ルド電圧は電源電圧の半分よりかなり低い値をと
ることになる。即ち第７図に示す如く、Ｎ−
MOST２０を介して流す事が出来る電流容量
Idn1は大きいが、抵抗１５，Ｐ−MOST１７及
び１８を介して流す事の出来る電流容量Idp1は小
さく、しかもゲート回路１１のスレツシヨルド電
圧はＰ−MOST１８側とＮ−MOST２０側の電
流容量によつて変化するため、ゲート回路１１の
スレツシヨルド電圧はＮ−MOST単体のスレツ
シヨルド電圧VTNに近ずく。抵抗１５の値を大き
くして行くと、ゲート回路１１のスレツシヨルド
電圧をほぼVTNとする事が出来る。一方、抵抗１
６，Ｐ−MOST２１，２２，Ｎ−MOST２３，
２４で構成される部分１２はNANDゲート回路
を構成している。従つてNANDゲート回路１２
のスレツシヨルド電圧は電源電圧の半分よりかな
り高い値をとることになる。即ち第１１図に示す
如く、Ｐ−MOST２２を介して流す事が出来る
電流容量Idp2は大きいが、Ｎ−MOST２３，２
４及び抵抗１６を介して流す事がの出来る電流容
量Idn2は小さく、しかもゲート回路１２のスレツ
シヨルド電圧はＰ−MOST２２側とＮ−MOST
２３側の電流容量によつて変化するため、ゲート
回路１２のスレツシヨルド電圧はＰ−MOST単
体のスレツシヨルド電圧VTPに近ずくことにな
る。このゲート回路１２のスレツシヨルド電圧は
抵抗１６を大きくする事によりほぼＰ−MOST
単体のスレツシヨルド電圧VTPとする事が出来
る。
成が考えられる。第６図に於て抵抗１５，Ｐ−
MOST１７，１８，Ｎ−を構成している。従つ
てNMOST１９，２０で構成される部分１１は
NORゲート回路ORゲート回路１１のスレツシヨ
ルド電圧は電源電圧の半分よりかなり低い値をと
ることになる。即ち第７図に示す如く、Ｎ−
MOST２０を介して流す事が出来る電流容量
Idn1は大きいが、抵抗１５，Ｐ−MOST１７及
び１８を介して流す事の出来る電流容量Idp1は小
さく、しかもゲート回路１１のスレツシヨルド電
圧はＰ−MOST１８側とＮ−MOST２０側の電
流容量によつて変化するため、ゲート回路１１の
スレツシヨルド電圧はＮ−MOST単体のスレツ
シヨルド電圧VTNに近ずく。抵抗１５の値を大き
くして行くと、ゲート回路１１のスレツシヨルド
電圧をほぼVTNとする事が出来る。一方、抵抗１
６，Ｐ−MOST２１，２２，Ｎ−MOST２３，
２４で構成される部分１２はNANDゲート回路
を構成している。従つてNANDゲート回路１２
のスレツシヨルド電圧は電源電圧の半分よりかな
り高い値をとることになる。即ち第１１図に示す
如く、Ｐ−MOST２２を介して流す事が出来る
電流容量Idp2は大きいが、Ｎ−MOST２３，２
４及び抵抗１６を介して流す事がの出来る電流容
量Idn2は小さく、しかもゲート回路１２のスレツ
シヨルド電圧はＰ−MOST２２側とＮ−MOST
２３側の電流容量によつて変化するため、ゲート
回路１２のスレツシヨルド電圧はＰ−MOST単
体のスレツシヨルド電圧VTPに近ずくことにな
る。このゲート回路１２のスレツシヨルド電圧は
抵抗１６を大きくする事によりほぼＰ−MOST
単体のスレツシヨルド電圧VTPとする事が出来
る。
即ち、ゲート１１のスレツシヨルド電圧は電源
電圧の半分よりも低く、且つゲート回路１２のス
レツシヨルド電圧は電源電圧の半分よりも高い。
言いかえるならば、出力端Ｐのとる電位を入力と
するゲート回路１１のスレツシヨルド電圧は出力
端Ｑのとる電位を入力とするゲート回路１２のス
レツシヨルド電圧よりも低い。
電圧の半分よりも低く、且つゲート回路１２のス
レツシヨルド電圧は電源電圧の半分よりも高い。
言いかえるならば、出力端Ｐのとる電位を入力と
するゲート回路１１のスレツシヨルド電圧は出力
端Ｑのとる電位を入力とするゲート回路１２のス
レツシヨルド電圧よりも低い。
従つて、第４図に於いて考案したと同様の検討
を加えて見ると、第８図に示す如く、出力端Ｐの
電位がVTPより低くＰ−MOST５５がオン状態を
とつているときでも、出力端Ｑの電位はVTNより
高い領域は生じない。すなわちこのとき出力端Ｑ
の電位はVTNより低くＮ−MOST６６は完全にオ
フ状態となる。従つてＰ−MOST５５とＮ−
MOST６６が同時にオン状態となる事はなく、
貫通電流が流れない。しかもＰ−MOST５５と
Ｎ−MOST６６とに同時に貫通電流が流れない
ので、インバータ１３，１４は出力抵抗大、ゲー
ト容量小とする小面積のインバータを使用する事
が出来る。
を加えて見ると、第８図に示す如く、出力端Ｐの
電位がVTPより低くＰ−MOST５５がオン状態を
とつているときでも、出力端Ｑの電位はVTNより
高い領域は生じない。すなわちこのとき出力端Ｑ
の電位はVTNより低くＮ−MOST６６は完全にオ
フ状態となる。従つてＰ−MOST５５とＮ−
MOST６６が同時にオン状態となる事はなく、
貫通電流が流れない。しかもＰ−MOST５５と
Ｎ−MOST６６とに同時に貫通電流が流れない
ので、インバータ１３，１４は出力抵抗大、ゲー
ト容量小とする小面積のインバータを使用する事
が出来る。
以上の如く、第６図の構成によれば従来の欠点
を改善できるのであるが、実際に実施に際しては
次に述べるような種々の問題が発生する。
を改善できるのであるが、実際に実施に際しては
次に述べるような種々の問題が発生する。
(a) 第６図の如き構成でNORゲート、NANDの
論理的スレツシヨルド電圧を調整する場合、例
えばトランジスター２３のソースには抵抗１６
に加えてトランジスター２４が挿入されるた
め、周知の基板バイアス効果が、該トランジス
ター２４と前記トランジスター２３の両方に発
生し、トランジスター２３のスレツシヨルド電
圧の計算が複雑になり、抵抗値の設定が難しく
なつて一歩誤るとゲートの論理的スレツシヨル
ド電圧電圧が期待値通りにならず動作に問題を
生じる恐れがある。
論理的スレツシヨルド電圧を調整する場合、例
えばトランジスター２３のソースには抵抗１６
に加えてトランジスター２４が挿入されるた
め、周知の基板バイアス効果が、該トランジス
ター２４と前記トランジスター２３の両方に発
生し、トランジスター２３のスレツシヨルド電
圧の計算が複雑になり、抵抗値の設定が難しく
なつて一歩誤るとゲートの論理的スレツシヨル
ド電圧電圧が期待値通りにならず動作に問題を
生じる恐れがある。
(b) 第６図の構成の場合は必ず基板バイアス効果
が働くが、該効果はトランジスターのスレツシ
ヨルド電圧を、ある割合で上げる効果であるか
ら、製造上生ずるトランジスターのスレツシヨ
ルド電圧のばらつきも同じ割合で増幅される事
になり、結果的にゲート回路の論理的スレツシ
ヨルド電圧のばらつきが大きくなつてバツフア
回路の性能ばらつきが増大されてしまう事にな
る。
が働くが、該効果はトランジスターのスレツシ
ヨルド電圧を、ある割合で上げる効果であるか
ら、製造上生ずるトランジスターのスレツシヨ
ルド電圧のばらつきも同じ割合で増幅される事
になり、結果的にゲート回路の論理的スレツシ
ヨルド電圧のばらつきが大きくなつてバツフア
回路の性能ばらつきが増大されてしまう事にな
る。
(c) 第６図の構成の別の問題点は、前述の基板バ
イアス効果により、それぞれのゲートに於い
て、２つの入力端の論理的スレツシヨルド電圧
が異なる点である。すなわち上記(a)項で述べた
ように、例えばトランジスタ−２４とトランジ
スタ−２３とでは基板バイアス効果が異なる。
従つてそれぞれのトランジスタ−のスレツシヨ
ルド電圧も異なるから、トランジスタ−２４の
ゲート端子からみたNANDゲートの論理的ス
レツシヨルド電圧とトランジスタ−２３のゲー
ト端子からみたNANDゲートの論理的スレツ
シヨルド電圧とは異なるのである。従つて各ゲ
ートに於いて共通信号を入力する入力端と、最
終段トランジスタ−のゲート端に接続される入
力端とは明確に区別する必要があり、これを誤
ると期待する動作が得られない場合が生ずる。
この種の間違いが生じた場合、各種の検証でも
発見されない事が多く、設計上大きな問題点で
ある。
イアス効果により、それぞれのゲートに於い
て、２つの入力端の論理的スレツシヨルド電圧
が異なる点である。すなわち上記(a)項で述べた
ように、例えばトランジスタ−２４とトランジ
スタ−２３とでは基板バイアス効果が異なる。
従つてそれぞれのトランジスタ−のスレツシヨ
ルド電圧も異なるから、トランジスタ−２４の
ゲート端子からみたNANDゲートの論理的ス
レツシヨルド電圧とトランジスタ−２３のゲー
ト端子からみたNANDゲートの論理的スレツ
シヨルド電圧とは異なるのである。従つて各ゲ
ートに於いて共通信号を入力する入力端と、最
終段トランジスタ−のゲート端に接続される入
力端とは明確に区別する必要があり、これを誤
ると期待する動作が得られない場合が生ずる。
この種の間違いが生じた場合、各種の検証でも
発見されない事が多く、設計上大きな問題点で
ある。
(d) 一般に集積回路内に於いて、各種のゲート回
路は一定の決まりに従つてセルと称される単位
でブロツク化されており、このブロツクは入出
力の位置、縦横寸法が規制を受ける中で最も小
さくなるように構成される。何らかの理由によ
り（例えば多少貫通電流が増加しても、むしろ
不感帯の時間を短くしたい等の理由）により、
異なる特性を得ようとする場合、その度に前記
した(a)乃至(c)を考慮した上で、更に新規なセル
を作成するのは容量ではない。
路は一定の決まりに従つてセルと称される単位
でブロツク化されており、このブロツクは入出
力の位置、縦横寸法が規制を受ける中で最も小
さくなるように構成される。何らかの理由によ
り（例えば多少貫通電流が増加しても、むしろ
不感帯の時間を短くしたい等の理由）により、
異なる特性を得ようとする場合、その度に前記
した(a)乃至(c)を考慮した上で、更に新規なセル
を作成するのは容量ではない。
(e) 更に一般にNANDゲート、NORゲート等の
ゲートセルは入力数に従つて標準化され、入力
数に基づいた名前で管理されており、同一入力
数、同一論理で異なるセルが存在すると管理上
も複雑になつて設計時に混乱をきたす恐れがあ
る。
ゲートセルは入力数に従つて標準化され、入力
数に基づいた名前で管理されており、同一入力
数、同一論理で異なるセルが存在すると管理上
も複雑になつて設計時に混乱をきたす恐れがあ
る。
本発明は以上の点に鑑み成されたものであり、
第９図及び第１０図にその実施例を示す。
第９図及び第１０図にその実施例を示す。
第６図に於てはNORゲート回路１１とインバ
ータ１３がオア機能を有するゲート回路として働
き、NANDゲート回路１２とインバータ１４が
アンド機能を有するゲート回路として働いた。し
かし負論理で考えればNANDゲート回路がオア
機能を有し、NORゲート回路がアンドゲート回
路としての機能を有する事は周知である。従つて
第９図の如き構成とする事が出来る。即ち
NANDゲート回路２５の一方の入力端をインバ
ータ２６を介してNORゲート回路２７の出力端
Ｑに接続し、該NORゲート回路２７の一方の入
力端はインバータ２８を介して前記NANDゲー
ト回路２５の出力端Ｐに接続する。NANDゲー
ト回路２５の残る一方の入力端と、NORゲート
回路２７の残る一方の入力端は本来それぞれイン
バータを介して接続されるべきであるが、論理的
な考慮に基づいて、そのまま共通に接続してイン
バータ２９の出力端に接続され、該インバータ２
９の入力端が信号入力端Ｉとなる。この場合、イ
ンバータ２９とNANDゲート回路２５とインバ
ータ２６がオア機能を有するゲート回路を構成
し、インバータ２９とNORゲート回路２７とイ
ンバータ２８がアンド機能を有するゲート回路と
して働く。インバータ２６のスレツシヨルド電圧
はVTNにほぼ等しく、又インバータ２８のスレツ
シヨルド電圧はほぼVTPに等しい。この回路の動
作は前述の説明より容易に理解されるので省略す
る。
ータ１３がオア機能を有するゲート回路として働
き、NANDゲート回路１２とインバータ１４が
アンド機能を有するゲート回路として働いた。し
かし負論理で考えればNANDゲート回路がオア
機能を有し、NORゲート回路がアンドゲート回
路としての機能を有する事は周知である。従つて
第９図の如き構成とする事が出来る。即ち
NANDゲート回路２５の一方の入力端をインバ
ータ２６を介してNORゲート回路２７の出力端
Ｑに接続し、該NORゲート回路２７の一方の入
力端はインバータ２８を介して前記NANDゲー
ト回路２５の出力端Ｐに接続する。NANDゲー
ト回路２５の残る一方の入力端と、NORゲート
回路２７の残る一方の入力端は本来それぞれイン
バータを介して接続されるべきであるが、論理的
な考慮に基づいて、そのまま共通に接続してイン
バータ２９の出力端に接続され、該インバータ２
９の入力端が信号入力端Ｉとなる。この場合、イ
ンバータ２９とNANDゲート回路２５とインバ
ータ２６がオア機能を有するゲート回路を構成
し、インバータ２９とNORゲート回路２７とイ
ンバータ２８がアンド機能を有するゲート回路と
して働く。インバータ２６のスレツシヨルド電圧
はVTNにほぼ等しく、又インバータ２８のスレツ
シヨルド電圧はほぼVTPに等しい。この回路の動
作は前述の説明より容易に理解されるので省略す
る。
次に第９図に於けるインバータ２６及び２８は
相補型MOSトランジスタによらず、片チヤネル
の抵抗負荷型とする事も出来るが、この場合定常
的にこれらのインバータに流れる電流を妨ぐた
め、第１０図に示す如く、抵抗３０及び３１のそ
れぞれの一端をインバータ２９の出力端に接続す
る事が望ましい。
相補型MOSトランジスタによらず、片チヤネル
の抵抗負荷型とする事も出来るが、この場合定常
的にこれらのインバータに流れる電流を妨ぐた
め、第１０図に示す如く、抵抗３０及び３１のそ
れぞれの一端をインバータ２９の出力端に接続す
る事が望ましい。
本発明の効果を、前記(a)乃至(e)に関して考察す
ると(a)、(b)に関しては、本発明の例えば第９の実
施例の場合、基板バイアス効果はトランジスタ１
個についてのみ考慮すれば良く、しかも単純な抵
抗の影響だけであるから第６図の場合に比べて設
計も、また製造ばらつきの影響も単純になる。ま
た第１０図の実施例の場合、もしくは第９図の実
施例に於いてトランジスターのソースに挿入した
抵抗をトランジスター自身の寸法を変更する事に
より、該トランジスターの内部抵抗に置き換えた
場合には前記基板バイアス効果は何処にも働か
ず、前記インバータの論理的スレツシヨルド電
圧、出力抵抗の計算は非常に単純化され、トラン
ジスターの寸法決定は極めて容易となり、調整量
の変更なども何等の困難なく行う事が出来る。こ
れに対し第６図の場合は仮に抵抗をトランジスタ
ーの内部抵抗に置き換えた場合でも前記トランジ
スタ２３（あるいは１８）には依然として基板バ
イアス効果が効いてしまううえ、該基板バイアス
効果が非線形であるとこのトランジスターによる
ものであるから、設計は本発明の場合に比べ複雑
になる事に変わりはなく、また製造上のトランジ
スターの特性のばらつきの影響も複雑になる。
ると(a)、(b)に関しては、本発明の例えば第９の実
施例の場合、基板バイアス効果はトランジスタ１
個についてのみ考慮すれば良く、しかも単純な抵
抗の影響だけであるから第６図の場合に比べて設
計も、また製造ばらつきの影響も単純になる。ま
た第１０図の実施例の場合、もしくは第９図の実
施例に於いてトランジスターのソースに挿入した
抵抗をトランジスター自身の寸法を変更する事に
より、該トランジスターの内部抵抗に置き換えた
場合には前記基板バイアス効果は何処にも働か
ず、前記インバータの論理的スレツシヨルド電
圧、出力抵抗の計算は非常に単純化され、トラン
ジスターの寸法決定は極めて容易となり、調整量
の変更なども何等の困難なく行う事が出来る。こ
れに対し第６図の場合は仮に抵抗をトランジスタ
ーの内部抵抗に置き換えた場合でも前記トランジ
スタ２３（あるいは１８）には依然として基板バ
イアス効果が効いてしまううえ、該基板バイアス
効果が非線形であるとこのトランジスターによる
ものであるから、設計は本発明の場合に比べ複雑
になる事に変わりはなく、また製造上のトランジ
スターの特性のばらつきの影響も複雑になる。
上記(c)に関して本発明の場合、インバータの入
力端は１つであるから接続を間違える心配は皆無
である。
力端は１つであるから接続を間違える心配は皆無
である。
上記(d)に関しては本発明の方が有利である事は
明かと言つて良い。
明かと言つて良い。
上記(e)に関しては、インバータは出力バツフア
として使用される関係上、異なる条件のセルが
NAND，NORゲート等とは異なる基準（例えば
出力抵抗）に従つた名前で管理されている。従つ
て標準と異なる条件を有するセルは可能な限りイ
ンバータの分類に納めるのが管理上も都合が良
く、この点でも本発明の方が優れている。
として使用される関係上、異なる条件のセルが
NAND，NORゲート等とは異なる基準（例えば
出力抵抗）に従つた名前で管理されている。従つ
て標準と異なる条件を有するセルは可能な限りイ
ンバータの分類に納めるのが管理上も都合が良
く、この点でも本発明の方が優れている。
以上述べた如く、第６図の構成には多くの欠点
があり、これに対して本発明は構成が複雑な
NORゲート、NANDゲートでは論理的スレツシ
ヨルド電圧調整を行わず、各ゲートの入力端に別
途構成が単純なインバータによる論理的スレツシ
ヨルド電圧調整回路を設ける事により目的を達成
したものであつて、貫通電流のない理想的なバツ
フア回路としての特性的な面に限らず、設計、製
造、運用管理まで含めて従来にないバツフア回路
を提供するものであり、その実施による効果は極
めて大きい。
があり、これに対して本発明は構成が複雑な
NORゲート、NANDゲートでは論理的スレツシ
ヨルド電圧調整を行わず、各ゲートの入力端に別
途構成が単純なインバータによる論理的スレツシ
ヨルド電圧調整回路を設ける事により目的を達成
したものであつて、貫通電流のない理想的なバツ
フア回路としての特性的な面に限らず、設計、製
造、運用管理まで含めて従来にないバツフア回路
を提供するものであり、その実施による効果は極
めて大きい。
第１図は従来のバツフア回路を示す回路図、第
２図は本発明の対象となるバツフア回路を示す回
路図、第３図と第４図は第２図に示した回路の動
作を示すタイムチヤート、第５図Ａ及びＢは実際
上構成されるオアゲート及びアンドゲート回路の
各回路図、第６図は従来の構成の欠点を解消した
参考例の回路図、第７図及び第１１図は第６図に
示す参考例を説明するための各特性図、第８図は
第６図に示す実施例を説明するためのタイムチヤ
ート、第９図は本発明の第１の実施例を示す回路
図、第１０図は本発明の第２の実施例を示す回路
図である。 １１……NORゲート回路、１２……NANDゲ
ート回路、１３，１４……インバータ、１７，１
８，２１，２２，５５……ＰチヤネルMOSトラ
ンジスタ、１９，２０，２３，２４，５６……Ｎ
チヤネルMOSトランジスタ。
２図は本発明の対象となるバツフア回路を示す回
路図、第３図と第４図は第２図に示した回路の動
作を示すタイムチヤート、第５図Ａ及びＢは実際
上構成されるオアゲート及びアンドゲート回路の
各回路図、第６図は従来の構成の欠点を解消した
参考例の回路図、第７図及び第１１図は第６図に
示す参考例を説明するための各特性図、第８図は
第６図に示す実施例を説明するためのタイムチヤ
ート、第９図は本発明の第１の実施例を示す回路
図、第１０図は本発明の第２の実施例を示す回路
図である。 １１……NORゲート回路、１２……NANDゲ
ート回路、１３，１４……インバータ、１７，１
８，２１，２２，５５……ＰチヤネルMOSトラ
ンジスタ、１９，２０，２３，２４，５６……Ｎ
チヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ドレインを共通に接続して出力端となすＰチ
ヤネルMOSトランジスタ−をＮチヤネルMOSト
ランジスタ−及び、出力端を前記Ｐチヤネルトラ
ンジスタ−のゲートに接続した第１のゲート回路
と出力端を前記Ｎチヤネルトランジスタ−のゲー
ト端子に接続した第２のゲート回路を設け、前記
第１のゲート回路の一方の入力端に前記Ｎチヤネ
ルMOSトランジスタ−のゲート端子から帰還信
号を印加し、前記第２のゲート回路の一方の入力
端に前記ＰチヤネルMOSトランジスタ−のゲー
トから帰還信号を印加し、前記該第１のゲート回
路の他方の入力端と前記第２のゲート回路の他方
の入力端には論理的に同一の入力信号を印加する
バツフア回路に於いて、前記第１のゲート回路を
NAND機能を有するゲート回路となし、前記第
２のゲート回路をNOR機能を有するゲート回路
となし、更に論理的スレツシヨルド電圧を通常よ
りも低くした低スレツシヨルドインバータと論理
的スレツシヨルド電圧を通常よりも高くした高ス
レツシヨルドインバータを設け、前記第１のゲー
ト回路の前記一方の入力端に、前記Ｎチヤネル
MOSトランジスタ−のゲート端子から前記低ス
レツシヨルドインバータを介して帰還信号を印加
し、前記第２のゲート回路の前記一方の入力端
に、前記ＰチヤネルMOSトランジスタ−のゲー
ト端子から前記高スレツシヨルドインバータを介
して帰還信号を印加した事を特徴とするバツフア
回路。 ２ 前記低スレツシヨルドインバータの正側電源
線と前記高スレツシヨルドインバータの負側電源
線に前記論理的に同一の入力信号を印加する事を
特徴とする特許請求の範囲１に記載のバツフア回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125021A JPS5750133A (en) | 1980-09-09 | 1980-09-09 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125021A JPS5750133A (en) | 1980-09-09 | 1980-09-09 | Buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750133A JPS5750133A (en) | 1982-03-24 |
| JPH054855B2 true JPH054855B2 (ja) | 1993-01-21 |
Family
ID=14899888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125021A Granted JPS5750133A (en) | 1980-09-09 | 1980-09-09 | Buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750133A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616585B2 (ja) * | 1983-12-16 | 1994-03-02 | 株式会社日立製作所 | バツフア回路 |
| JPS6182530A (ja) * | 1984-07-02 | 1986-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ回路 |
| JPH0695641B2 (ja) * | 1985-04-12 | 1994-11-24 | 株式会社日立製作所 | 電荷平衡標本化比較器 |
| US4833473A (en) * | 1987-10-05 | 1989-05-23 | Harris Semiconductor Patents, Inc. | Digital to analog converter with switch function compensation |
| JPH02114718A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 出力バッファ回路 |
| US5541541A (en) * | 1994-11-23 | 1996-07-30 | Texas Instruments Incorporated | Comparator circuit for decreasing shoot-through current on power switches |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
-
1980
- 1980-09-09 JP JP55125021A patent/JPS5750133A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750133A (en) | 1982-03-24 |
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