JPS5974757A - 同期信号検出回路 - Google Patents
同期信号検出回路Info
- Publication number
- JPS5974757A JPS5974757A JP57184514A JP18451482A JPS5974757A JP S5974757 A JPS5974757 A JP S5974757A JP 57184514 A JP57184514 A JP 57184514A JP 18451482 A JP18451482 A JP 18451482A JP S5974757 A JPS5974757 A JP S5974757A
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- JP
- Japan
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- signal
- signals
- odd
- order
- synchronizing
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2275—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＰＣＭ再生装置に係り、特に、４相ＰＳＸ方
式で変調されたディジタル信号から、同期信号の検出に
好適な同期信号検出回路に関する。
式で変調されたディジタル信号から、同期信号の検出に
好適な同期信号検出回路に関する。
ディジタルデータを伝送する場合、数データをまとめて
ブロックを構成し、そのデータプロ・ツクの先頭を検知
するために、データブロックの前に同期信号を入れて、
伝送する方式がよく用いられる。その構成の例を第１図
忙示す。このとき、受信系はもとのデータブロックを得
るためにまず同期信号を検出しなければならない。
ブロックを構成し、そのデータプロ・ツクの先頭を検知
するために、データブロックの前に同期信号を入れて、
伝送する方式がよく用いられる。その構成の例を第１図
忙示す。このとき、受信系はもとのデータブロックを得
るためにまず同期信号を検出しなければならない。
ここで同期信号を検出する回路のプロ・・・り図を第２
図に示す。この図で、１は第１図のディジタル信号入力
端子、２はローパスフィルタ、５は波形整形回路、４は
伝送されたディジタル信号における立ち上り、及び立ち
下りのエーノジ検出回路、５は水晶発振器、１４はデコ
ーダ、６Ａは水晶発振器の出力、７はカウンタ、８Ａは
デコーダ７の出力、９Ａは波形整形回路３の出力、１０
は６段シフトレジスタ、１１は同期信号パターン検出回
路、１２は６人力ＡＮＤゲート、１５は同期信号検出出
力端子である。
図に示す。この図で、１は第１図のディジタル信号入力
端子、２はローパスフィルタ、５は波形整形回路、４は
伝送されたディジタル信号における立ち上り、及び立ち
下りのエーノジ検出回路、５は水晶発振器、１４はデコ
ーダ、６Ａは水晶発振器の出力、７はカウンタ、８Ａは
デコーダ７の出力、９Ａは波形整形回路３の出力、１０
は６段シフトレジスタ、１１は同期信号パターン検出回
路、１２は６人力ＡＮＤゲート、１５は同期信号検出出
力端子である。
次に第２図の回路動作を、第６図のタイミングチャート
を用いて説明する。第５図左側の符号は、第２図中に記
しである符号と対応し、そ・の信号のタイミングを図に
示している。
を用いて説明する。第５図左側の符号は、第２図中に記
しである符号と対応し、そ・の信号のタイミングを図に
示している。
まず、第１図に示した信号が第２図のディジ・タル信号
入力端子に入力される。このとき、伝。
入力端子に入力される。このとき、伝。
送２系の特性によってディジタル信号の波形がなまって
いるので、ローパスフィルタ２を通した。
いるので、ローパスフィルタ２を通した。
後、波形整形回路３でもとの波形と同じような波形に整
形する。次にシフトレジスタ１ｏに、餉。
形する。次にシフトレジスタ１ｏに、餉。
３図９Ａで一例として示した同期信号パターンが入って
くると、同期信号パターン検出回路１１から各ビットご
とに“１“の信号が６人カＡＮＤゲー）１２に入力され
、同期信号検出出力端子から １ の信号が出方される
。しがし、伝送系において時間変動の影響で信号に遅れ
や進みがあれば、誤った同期信号がシフトレジスタ１ｏ
に入る場合がある。これを防ぐためには、伝送された信
号の最小パルス幅Ｔの中間のところで信号をシフトレジ
スタ１ｏに入れてやればよい。そのために、第２図の例
では最小パルス幅Ｔの中に８クロ・Ｉりのパルスが入る
ような水晶発振器５をもって来て、その出力６Ａをカウ
ンタ７に入力し、そのカウンタの出力を１４Ｎと′１２
″でパルスが出るようにデコーダ１４でデコードし、そ
の出力８Ａをシフトレジスタ１ｏのクロヅクとして用い
て８クロ・ツクのうち、４クロツク目で信号をシフトレ
ジスタに入れている。そしてまた、信号９１の立ち上り
、及び立ち下りのエツジをエツジ検出回路４で検出し、
その出力パルスでカウンタ７にクリアする。したがって
、第３図９Ａのエツジから６Ａのパルスが４つ目のとこ
ろで８Ａのパルスがデコーダ１４から出力されることに
より、９１のパルス幅Ｔのほぼ中間でシフトレジスタ１
０に信号を入力することができる。
くると、同期信号パターン検出回路１１から各ビットご
とに“１“の信号が６人カＡＮＤゲー）１２に入力され
、同期信号検出出力端子から １ の信号が出方される
。しがし、伝送系において時間変動の影響で信号に遅れ
や進みがあれば、誤った同期信号がシフトレジスタ１ｏ
に入る場合がある。これを防ぐためには、伝送された信
号の最小パルス幅Ｔの中間のところで信号をシフトレジ
スタ１ｏに入れてやればよい。そのために、第２図の例
では最小パルス幅Ｔの中に８クロ・Ｉりのパルスが入る
ような水晶発振器５をもって来て、その出力６Ａをカウ
ンタ７に入力し、そのカウンタの出力を１４Ｎと′１２
″でパルスが出るようにデコーダ１４でデコードし、そ
の出力８Ａをシフトレジスタ１ｏのクロヅクとして用い
て８クロ・ツクのうち、４クロツク目で信号をシフトレ
ジスタに入れている。そしてまた、信号９１の立ち上り
、及び立ち下りのエツジをエツジ検出回路４で検出し、
その出力パルスでカウンタ７にクリアする。したがって
、第３図９Ａのエツジから６Ａのパルスが４つ目のとこ
ろで８Ａのパルスがデコーダ１４から出力されることに
より、９１のパルス幅Ｔのほぼ中間でシフトレジスタ１
０に信号を入力することができる。
また、同じ信号′０“またはゝ１“がそれぞれ２個以上
連続して入った場合は以前にデコーダから出力したパル
スから８個目ごとにふたたびデコーダからパルスが出る
ので工・ソジがなくとも信号はシフトレジスタｊＯＶｃ
入る。
連続して入った場合は以前にデコーダから出力したパル
スから８個目ごとにふたたびデコーダからパルスが出る
ので工・ソジがなくとも信号はシフトレジスタｊＯＶｃ
入る。
次にディジタル信号の伝送方法として４相ＰＳＫを用い
た場合を考える。このときの回路構成の一例を第４図に
示す。ここで第２図と同じ符号は第２図の動作と同じ働
きをする。さらに、１５は４相ｐｓｘ信号入力端子、１
６は掛算器、１７はキャリア再生回路、１８は位相器、
２０はインバータ、２１は２段シフトレジスタ、８ｉ”
ｉデコーダ１４の出力、９Ｂは波形成形回路３から出力
された奇数次の信号、９Ｃは波形成形回路６から出力さ
れた偶数次の信号、１９，４はシフトレジスタ２１によ
りパラレルで入力された信号９Ｂ、９Ｃをシリアルに変
換した信号である。
た場合を考える。このときの回路構成の一例を第４図に
示す。ここで第２図と同じ符号は第２図の動作と同じ働
きをする。さらに、１５は４相ｐｓｘ信号入力端子、１
６は掛算器、１７はキャリア再生回路、１８は位相器、
２０はインバータ、２１は２段シフトレジスタ、８ｉ”
ｉデコーダ１４の出力、９Ｂは波形成形回路３から出力
された奇数次の信号、９Ｃは波形成形回路６から出力さ
れた偶数次の信号、１９，４はシフトレジスタ２１によ
りパラレルで入力された信号９Ｂ、９Ｃをシリアルに変
換した信号である。
次に第４図の回路動作を、第６図のタイミングチャート
を用いて説明する。第６図の左側の符号は、第４図中に
記しである符号と対応し、その信号のタイミングを図に
示している。また１、第６図、１９Ａ、９Ｂ、９Ｃにわ
たる矢印はパラレル信号とシリアル信号の対応を示して
いる。
を用いて説明する。第６図の左側の符号は、第４図中に
記しである符号と対応し、その信号のタイミングを図に
示している。また１、第６図、１９Ａ、９Ｂ、９Ｃにわ
たる矢印はパラレル信号とシリアル信号の対応を示して
いる。
第４図の４相ＰＳＫ信号入力端子１に入ってきた４相ｐ
５ｘ方式で変調された信号は、掛算器１６、キャリア信
号再生回路１７、位相器１８の４相ＰＳＫ復調回路圧よ
り復調され、奇数次、及び偶数次の信号としてそれぞれ
バンドパスフィルタ２、波形整形回路３に入った後、そ
れぞれ信号９Ｂ、９Ｃが出力される。このとき、前述の
同期信号検出方式を用いれば、シフトレジスタ２１でバ
ラレスの信号を９Ｂ、９Ｃをシリアル信号１９Ａに変換
しなければならない。また、エツジの検出を信号９Ｂか
らとったとしても、デコーダ１４の出力は信号８Ｂのよ
うにしなければならず、このとき、時間変動の余裕とし
ては進みに対し、ｉＴ、遅れに対１７て百Ｔｌ−がなく
、前述の例と変わっていない。また、分解能もパルス幅
Ｔの８等分しかない。
５ｘ方式で変調された信号は、掛算器１６、キャリア信
号再生回路１７、位相器１８の４相ＰＳＫ復調回路圧よ
り復調され、奇数次、及び偶数次の信号としてそれぞれ
バンドパスフィルタ２、波形整形回路３に入った後、そ
れぞれ信号９Ｂ、９Ｃが出力される。このとき、前述の
同期信号検出方式を用いれば、シフトレジスタ２１でバ
ラレスの信号を９Ｂ、９Ｃをシリアル信号１９Ａに変換
しなければならない。また、エツジの検出を信号９Ｂか
らとったとしても、デコーダ１４の出力は信号８Ｂのよ
うにしなければならず、このとき、時間変動の余裕とし
ては進みに対し、ｉＴ、遅れに対１７て百Ｔｌ−がなく
、前述の例と変わっていない。また、分解能もパルス幅
Ｔの８等分しかない。
〔発明の目的〕
本発明の目的は、４相ＰＳＸ方式で変調されたディジタ
ル信号を復調した後、同期信号を検出する場合において
、従来例よりも信号を取り込むタイミングの時間変動に
対する余裕を改善し、さらに信号の最小パルス幅に対し
て、より細かいタイミングで信号を取り込むことにより
、同期信号の検出精度を上げた同期信号検出回路を提供
することＫある。
ル信号を復調した後、同期信号を検出する場合において
、従来例よりも信号を取り込むタイミングの時間変動に
対する余裕を改善し、さらに信号の最小パルス幅に対し
て、より細かいタイミングで信号を取り込むことにより
、同期信号の検出精度を上げた同期信号検出回路を提供
することＫある。
４相ＰＳＨの復調器で復調された奇数次と偶数次のパラ
レル信号をシリアル信号に変換せずパラレルのままでそ
れぞれ奇数次と偶数次の信号から同期信号を検出するこ
とにより、信号の取り込みに対するパルス幅をシリアル
信号の場合と比べて２倍とし、それに応じて信号取り込
みのタイミングが従来例の２倍となり、−ヒ記目的を実
現したことにある。
レル信号をシリアル信号に変換せずパラレルのままでそ
れぞれ奇数次と偶数次の信号から同期信号を検出するこ
とにより、信号の取り込みに対するパルス幅をシリアル
信号の場合と比べて２倍とし、それに応じて信号取り込
みのタイミングが従来例の２倍となり、−ヒ記目的を実
現したことにある。
以下、本発明の一実施例を第５図のプロ・・ツク図、及
び第６図のタイミングチャートで説明する。
び第６図のタイミングチャートで説明する。
第６図において、第２図、第４図と符号が同じものは、
それぞれ第２図、第４図で述べたものと同じ動作を行な
うものである。また、２２は６段シフトレジスタ、２３
は奇数次の同期信号パターン検出回路、２４は偶数次の
同期信号パターン検出回路、２５は２人力ＡＮＤゲート
である。
それぞれ第２図、第４図で述べたものと同じ動作を行な
うものである。また、２２は６段シフトレジスタ、２３
は奇数次の同期信号パターン検出回路、２４は偶数次の
同期信号パターン検出回路、２５は２人力ＡＮＤゲート
である。
さらに、第６図の左側の符号は、第５図中に記しである
符号と対応し、そのｆＪ号のタイミングを図に示してい
る。
符号と対応し、そのｆＪ号のタイミングを図に示してい
る。
第５図において、４相／’ Ｓ Ａ方式で変調されたデ
ィジタル信号が４相Ｐ ５ Ａ入力端子１に入力され、
復調された後、奇数次、及び偶数次の信号にパラレルに
出力される。そして、それらの信号’４ｕ−バスフィル
タ２、波形整形回路５を通すと、それぞれ奇数次、偶数
次の同期信号が第６図９Ｂ、９Ｃのようにパラレルに出
力される。次にシフトレジスタ２２にそれぞれ信号を取
り込み、奇数次及び偶数次の同期信号パターン検出（ロ
）路２５．２４で同期信号が検出され、それぞれから“
１“の信号が２人力ＡＮＤゲート２５に入って、同期信
号検出出力端子から １ の同期信号を検出したことを
示す信号が出力される。
ィジタル信号が４相Ｐ ５ Ａ入力端子１に入力され、
復調された後、奇数次、及び偶数次の信号にパラレルに
出力される。そして、それらの信号’４ｕ−バスフィル
タ２、波形整形回路５を通すと、それぞれ奇数次、偶数
次の同期信号が第６図９Ｂ、９Ｃのようにパラレルに出
力される。次にシフトレジスタ２２にそれぞれ信号を取
り込み、奇数次及び偶数次の同期信号パターン検出（ロ
）路２５．２４で同期信号が検出され、それぞれから“
１“の信号が２人力ＡＮＤゲート２５に入って、同期信
号検出出力端子から １ の同期信号を検出したことを
示す信号が出力される。
この過程において、奇数次及び偶数次の信号をシフトレ
ジスタに取り込むときのタイミングを考える。このとき
、水晶発振器５の出力が従来例と同じであるとすると、
９Ｂ及び９Ｃの最小パルス幅は従来例において、第４図
の６段シフトレジスタ１０に取り込むときの最小パルス
幅Ｔの２倍になっているので、第６図６Ａの１６個のパ
ルスが２Ｔの幅のパルスの間に入ることになる。このと
き、シフトレジスタ２２に信号を取り込むタイミングと
しては、その最小ノ（ルス幅２Ｔの中間でとればよいの
で、エツジの所から８個のパルスのところでシフトレジ
スタにクロツクのパルスを入れてやればよい。これはカ
ウンタ７の出力ＯＤから出され、第６図の８Ｃのタイミ
ングとなる。
ジスタに取り込むときのタイミングを考える。このとき
、水晶発振器５の出力が従来例と同じであるとすると、
９Ｂ及び９Ｃの最小パルス幅は従来例において、第４図
の６段シフトレジスタ１０に取り込むときの最小パルス
幅Ｔの２倍になっているので、第６図６Ａの１６個のパ
ルスが２Ｔの幅のパルスの間に入ることになる。このと
き、シフトレジスタ２２に信号を取り込むタイミングと
しては、その最小ノ（ルス幅２Ｔの中間でとればよいの
で、エツジの所から８個のパルスのところでシフトレジ
スタにクロツクのパルスを入れてやればよい。これはカ
ウンタ７の出力ＯＤから出され、第６図の８Ｃのタイミ
ングとなる。
ここで従来例で同期信号を検出するときの信号１９，４
と本発明で同期信号を検出するときの信号９Ｂのタイミ
ングを比較すると、従来例の最小パルス幅はＴで６Ａの
パルスが８個人るときには、本発明の場合の最小パルス
幅は２Ｔとなり、６Ａのパルスが２倍の１６個となり、
また、従来例と本発明の場合の最小）（ルス幅とは対応
しており、したがって、パルスの分解能は２倍の能力を
持つことになる。さらに、時間変動の遅れや進みに対し
ても、本発明の場合では進みに対して−Ｔ、遅れ忙対し
て百Ｔと、はぼ従来例忙比較して２倍の余裕がある。
と本発明で同期信号を検出するときの信号９Ｂのタイミ
ングを比較すると、従来例の最小パルス幅はＴで６Ａの
パルスが８個人るときには、本発明の場合の最小パルス
幅は２Ｔとなり、６Ａのパルスが２倍の１６個となり、
また、従来例と本発明の場合の最小）（ルス幅とは対応
しており、したがって、パルスの分解能は２倍の能力を
持つことになる。さらに、時間変動の遅れや進みに対し
ても、本発明の場合では進みに対して−Ｔ、遅れ忙対し
て百Ｔと、はぼ従来例忙比較して２倍の余裕がある。
本発明によれば、４相ＰＳＸ信号を復調した後の奇数次
、偶数次のパラレルの信号から、それぞれ奇数次、偶数
次の同期信号を検出することにより、信号を取り込む時
間が倍となるために、信号の検出精度が高まり、さらに
時間変動の遅れや進みに対する余裕も向上するという効
果がある。
、偶数次のパラレルの信号から、それぞれ奇数次、偶数
次の同期信号を検出することにより、信号を取り込む時
間が倍となるために、信号の検出精度が高まり、さらに
時間変動の遅れや進みに対する余裕も向上するという効
果がある。
第１図はディジタル信号を伝送する場合の信号の形状の
一例を示す図、第２図は第１図に示した形状の信号から
同期信号を検出する回路の一例を示すプロ・ツク図、第
３図は第２図に示した各部の信号のタイミングを示す図
、第４図は４相ＰＳＫで変調された信号から同期信号を
検出する従来の回路の一例を示すプローツク図、第５図
は本発明による実施例を示すプロ・ツク図、第６図は第
５図＝斉事普に示した各部の信号のタイミングを示す図
である。 ４・・・エツジ検出回路、５・・・水晶発振器、７・・
・・カウンタ、１３・・・同期信号検出出力端子、１５
・・・４相ＰＳＫ入力端子、１６・・・掛算器、１７・
・・キャリア再生回路、１８・・・位相器、２２・・・
３段シフトレジスタ、２３・・・奇数次同期信号パター
ン検出回路、２４・・・偶数次同期信号パターン検出回
路、２５・・・２人力ＡＮＤゲート。
一例を示す図、第２図は第１図に示した形状の信号から
同期信号を検出する回路の一例を示すプロ・ツク図、第
３図は第２図に示した各部の信号のタイミングを示す図
、第４図は４相ＰＳＫで変調された信号から同期信号を
検出する従来の回路の一例を示すプローツク図、第５図
は本発明による実施例を示すプロ・ツク図、第６図は第
５図＝斉事普に示した各部の信号のタイミングを示す図
である。 ４・・・エツジ検出回路、５・・・水晶発振器、７・・
・・カウンタ、１３・・・同期信号検出出力端子、１５
・・・４相ＰＳＫ入力端子、１６・・・掛算器、１７・
・・キャリア再生回路、１８・・・位相器、２２・・・
３段シフトレジスタ、２３・・・奇数次同期信号パター
ン検出回路、２４・・・偶数次同期信号パターン検出回
路、２５・・・２人力ＡＮＤゲート。
Claims (1)
- データをブロック九分割し各プロ９りに同期信号を付加
した信号を４相ＰＳＫ方式で変調して伝送された該４相
Ｐ５に信号の再生装置において、該４相ＰＳＫ信号を復
調することにより得られた奇数次、偶数次のパラレルの
信号から１、該同期信号の奇数次、偶数次の信号パター
ンをそれぞれ別に検出し、同時に該信号パターンを検出
した時に、該同期信号を検出したことを示す信号を出力
する回路を設けたことを特徴とする同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184514A JPS5974757A (ja) | 1982-10-22 | 1982-10-22 | 同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184514A JPS5974757A (ja) | 1982-10-22 | 1982-10-22 | 同期信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974757A true JPS5974757A (ja) | 1984-04-27 |
Family
ID=16154524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184514A Pending JPS5974757A (ja) | 1982-10-22 | 1982-10-22 | 同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974757A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257641A (ja) * | 1984-06-04 | 1985-12-19 | Hitachi Ltd | キヤリア検出装置 |
| JPS61239740A (ja) * | 1985-04-17 | 1986-10-25 | Hitachi Ltd | 同期信号検出装置 |
| WO1987004310A1 (fr) | 1985-12-28 | 1987-07-16 | Sony Corporation | Circuit de detection de synchronisme dans un recepteur d'emission numerique |
| US7206272B2 (en) | 2000-04-20 | 2007-04-17 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
-
1982
- 1982-10-22 JP JP57184514A patent/JPS5974757A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257641A (ja) * | 1984-06-04 | 1985-12-19 | Hitachi Ltd | キヤリア検出装置 |
| JPS61239740A (ja) * | 1985-04-17 | 1986-10-25 | Hitachi Ltd | 同期信号検出装置 |
| WO1987004310A1 (fr) | 1985-12-28 | 1987-07-16 | Sony Corporation | Circuit de detection de synchronisme dans un recepteur d'emission numerique |
| US7206272B2 (en) | 2000-04-20 | 2007-04-17 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
| US7649823B2 (en) | 2000-04-20 | 2010-01-19 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
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