JPH0548630B2 - - Google Patents
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- Publication number
- JPH0548630B2 JPH0548630B2 JP61000212A JP21286A JPH0548630B2 JP H0548630 B2 JPH0548630 B2 JP H0548630B2 JP 61000212 A JP61000212 A JP 61000212A JP 21286 A JP21286 A JP 21286A JP H0548630 B2 JPH0548630 B2 JP H0548630B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- type semiconductor
- conductivity type
- thyristor
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プレーナ型サイリスタの製造方法に
関する。
関する。
従来、プレーナ型サイリスタは、次のようにし
て製造されている。先ず、第２図Ａに示す如く、
例えばＮ型半導体基板１の表面及び裏面に所定パ
ターンのマスク２を形成し、このマスク２を介し
て第２図Ｂに示す如く、半導体基板１内にＰ導電
型で環状のアイソレーシヨン層３を形成する。次
いで、第２図Ｃに示す如く、マスクを除去した
後、アイソレーシヨン層３を含む半導体基板１の
主面を保護膜４で覆う。次いで、露出した半導体
基板１の裏面側にＰ導電型の不純物を導入してア
ノード・エミツタ層５を形成する。次いで、第２
図Ｄに示す如く、保護膜４に所定のパターニング
を施しこれをマスクにしてＰ型不純物半導体基板
１内に導入し、ゲート・ベース層６を形成する。
然る後、第２図Ｅに示す如く、ゲート・ベース層
６内にカソード・エミツタ層７を形成すると共
に、半導体基板１内に高濃度のＮ型チヤンネルス
トツパ８を形成してプレーナ型サイリスタ１０を
得る。
て製造されている。先ず、第２図Ａに示す如く、
例えばＮ型半導体基板１の表面及び裏面に所定パ
ターンのマスク２を形成し、このマスク２を介し
て第２図Ｂに示す如く、半導体基板１内にＰ導電
型で環状のアイソレーシヨン層３を形成する。次
いで、第２図Ｃに示す如く、マスクを除去した
後、アイソレーシヨン層３を含む半導体基板１の
主面を保護膜４で覆う。次いで、露出した半導体
基板１の裏面側にＰ導電型の不純物を導入してア
ノード・エミツタ層５を形成する。次いで、第２
図Ｄに示す如く、保護膜４に所定のパターニング
を施しこれをマスクにしてＰ型不純物半導体基板
１内に導入し、ゲート・ベース層６を形成する。
然る後、第２図Ｅに示す如く、ゲート・ベース層
６内にカソード・エミツタ層７を形成すると共
に、半導体基板１内に高濃度のＮ型チヤンネルス
トツパ８を形成してプレーナ型サイリスタ１０を
得る。
このような従来の方法では、アノード・エミツ
タ層５を及びゲート・ベース層６を夫々別の工程
で形成するため、極めて作業性が悪い問題があつ
た。この問題を解消するために、第２図Ｆに示す
如く、ゲート・ベース層６、及びアノード・エミ
ツタ層５を同一の工程で形成することが行われて
いる。しかし、このような方法によるものでは、
半導体基板１の両面に不純物を導入する工程が必
要であり、アノード・エミツタ層５と、ゲート・
ベース層６の表面濃度を変えたい場合、夫々の濃
度で複雑な処理によつて不純物を導入する工程が
必要であつた。更に、近年、半導体基板が厚肉化
しているため、不純物の導入に長時間を要する問
題があつた。
タ層５を及びゲート・ベース層６を夫々別の工程
で形成するため、極めて作業性が悪い問題があつ
た。この問題を解消するために、第２図Ｆに示す
如く、ゲート・ベース層６、及びアノード・エミ
ツタ層５を同一の工程で形成することが行われて
いる。しかし、このような方法によるものでは、
半導体基板１の両面に不純物を導入する工程が必
要であり、アノード・エミツタ層５と、ゲート・
ベース層６の表面濃度を変えたい場合、夫々の濃
度で複雑な処理によつて不純物を導入する工程が
必要であつた。更に、近年、半導体基板が厚肉化
しているため、不純物の導入に長時間を要する問
題があつた。
本発明は、写真蝕刻工程及び拡散工程を省略し
て簡略化された工程で容易にプレーナ型サイリス
タを得ることができるプレーナ型サイリスタの製
造方法を提供することをその目的とするものであ
る。
て簡略化された工程で容易にプレーナ型サイリス
タを得ることができるプレーナ型サイリスタの製
造方法を提供することをその目的とするものであ
る。
本発明は、アノード・エミツタ接合を基板接合
技術にて形成するようにしたことにより、写真蝕
刻工程及び拡散工程を省略して簡略化された工程
で容易にプレーナ型サイリスタを得ることができ
るプレーナ型サイリスタの製造方法である。
技術にて形成するようにしたことにより、写真蝕
刻工程及び拡散工程を省略して簡略化された工程
で容易にプレーナ型サイリスタを得ることができ
るプレーナ型サイリスタの製造方法である。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
この実施例は、Ｐゲート型サイリスタの製造に
本発明方法を適用したものである。先ず、例えば
不純物濃度が1015cm-2オーダーで厚さが約150μｍ
のＮ型半導体基板２０と、不純物濃度が1018cm-2
オーダーで厚さが約100μｍのＰ型半導体基板２
１を用意し、夫々の表面に鏡面加工を施す。次い
で、第１図Ａの示す如く、Ｎ型半導体基板２０の
鏡面加工を施した表面全面をレジスト膜２２ａで
覆うと共に、鏡面加工を施していない裏面側を所
定形状のレジスト膜２２ｂで覆う。次いで、レジ
スト膜２２ｂをマスクにしてホウ素を表面濃度が
1017〜1018cm-2程度になるようにしてＮ型半導体
基板２０の裏面から表面にかけて導入し、Ｐ型の
アイソレーシヨン層２３を形成する。ここで、レ
ジスト膜２２ａ，２２ｂの形状をアイソレーシヨ
ン層２３に応じて所定のものとし、Ｎ型半導体基
板２０の両面からホウ素を導入するようにしても
良い。
本発明方法を適用したものである。先ず、例えば
不純物濃度が1015cm-2オーダーで厚さが約150μｍ
のＮ型半導体基板２０と、不純物濃度が1018cm-2
オーダーで厚さが約100μｍのＰ型半導体基板２
１を用意し、夫々の表面に鏡面加工を施す。次い
で、第１図Ａの示す如く、Ｎ型半導体基板２０の
鏡面加工を施した表面全面をレジスト膜２２ａで
覆うと共に、鏡面加工を施していない裏面側を所
定形状のレジスト膜２２ｂで覆う。次いで、レジ
スト膜２２ｂをマスクにしてホウ素を表面濃度が
1017〜1018cm-2程度になるようにしてＮ型半導体
基板２０の裏面から表面にかけて導入し、Ｐ型の
アイソレーシヨン層２３を形成する。ここで、レ
ジスト膜２２ａ，２２ｂの形状をアイソレーシヨ
ン層２３に応じて所定のものとし、Ｎ型半導体基
板２０の両面からホウ素を導入するようにしても
良い。
次に、第２図Ｂに示す如く、Ｎ型半導体基板２
０上のレジスト膜２２ａ，２２ｂを除去してその
表面側に新しくレジスト膜２２ｃを形成した後、
Ｎ型半導体基板２０の研磨面２４にＰ型半導体基
板２１の研磨面２５を熱圧着させる。
０上のレジスト膜２２ａ，２２ｂを除去してその
表面側に新しくレジスト膜２２ｃを形成した後、
Ｎ型半導体基板２０の研磨面２４にＰ型半導体基
板２１の研磨面２５を熱圧着させる。
次に、第２図Ｃに示す如く、一体化したＮ型半
導体基板２０及びＰ型半導体基板２１に熱処理を
施し、アイソレーシヨン層２３と繋がつたアノー
ド・エミツタ層２６を形成する。この時、Ｎ型半
導体基板２０とＰ型半導体基板２１との接合部に
アノード・エミツタ接合２７が形成される。
導体基板２０及びＰ型半導体基板２１に熱処理を
施し、アイソレーシヨン層２３と繋がつたアノー
ド・エミツタ層２６を形成する。この時、Ｎ型半
導体基板２０とＰ型半導体基板２１との接合部に
アノード・エミツタ接合２７が形成される。
次に、第２図Ｄに示す如く、レジスト膜２２ｃ
に所定のパターニングを施し、これをマスクにし
てＮ型半導体基板２０内にホウ素を導入して表面
濃度が1018cm-2程度の反対導電型不純物領域から
なるベース層２８を形成する。
に所定のパターニングを施し、これをマスクにし
てＮ型半導体基板２０内にホウ素を導入して表面
濃度が1018cm-2程度の反対導電型不純物領域から
なるベース層２８を形成する。
然る後、第２図Ｅに示す如く、ベース層２８内
にリングを導入して表面濃度が1020cm-2程度でＮ
型半導体基板２０と同じ導電型の同導電型不純物
領域からなるエミツタ層２９を形成すると共に、
Ｎ型半導体基板２０内にチヤンネルストツパ３１
を形成する。次に、アノード・エミツタ層２６の
露出面に取出電極３２を形成する。また、Ｎ型半
導体基板２０の主面を保護膜３３で覆つた後、保
護膜３３に形成したコンタクトホールを介してベ
ース層２８、エミツタ層２９に接続する取出電極
３４，３５を形成する。次いで、取出電極３２，
３４，３５に夫々接続するアノードＡ、ゲート
Ｇ、カソードＫを形成してサイリスタ４０を得
る。
にリングを導入して表面濃度が1020cm-2程度でＮ
型半導体基板２０と同じ導電型の同導電型不純物
領域からなるエミツタ層２９を形成すると共に、
Ｎ型半導体基板２０内にチヤンネルストツパ３１
を形成する。次に、アノード・エミツタ層２６の
露出面に取出電極３２を形成する。また、Ｎ型半
導体基板２０の主面を保護膜３３で覆つた後、保
護膜３３に形成したコンタクトホールを介してベ
ース層２８、エミツタ層２９に接続する取出電極
３４，３５を形成する。次いで、取出電極３２，
３４，３５に夫々接続するアノードＡ、ゲート
Ｇ、カソードＫを形成してサイリスタ４０を得
る。
このようにこのプレーナ型サイリスタの製造方
法によれば、アノードエミツタ接合２７をＮ型半
導体基板２０とＰ型半導体基板２１との接合によ
つて形成できるので、長時間を必要とする不純物
拡散によるアノードエミツタ接合形成工程を省略
することができる。また、アノードエミツタ接合
２７をＮ型半導体基板２０とＰ型半導体基板２１
との接合によつて形成するので、基板が厚肉にな
つても短い時間でサイリスタを容易に製造するこ
とができる。
法によれば、アノードエミツタ接合２７をＮ型半
導体基板２０とＰ型半導体基板２１との接合によ
つて形成できるので、長時間を必要とする不純物
拡散によるアノードエミツタ接合形成工程を省略
することができる。また、アノードエミツタ接合
２７をＮ型半導体基板２０とＰ型半導体基板２１
との接合によつて形成するので、基板が厚肉にな
つても短い時間でサイリスタを容易に製造するこ
とができる。
以上説明した如く、本発明にかかるプレーナ型
サイリスタの製造方法によれば、写真蝕刻工程及
び拡散工程を省略して簡略化された工程で容易に
プレーナ型サイリスタを得ることができるもので
ある。
サイリスタの製造方法によれば、写真蝕刻工程及
び拡散工程を省略して簡略化された工程で容易に
プレーナ型サイリスタを得ることができるもので
ある。
第１図は、本発明方法を工程順に示す説明図、
第２図は、従来のプレーナ型サイリスタの製造方
法を工程順に示す説明図である。 ２０……Ｎ型半導体基板、２１……Ｐ型半導体
基板、２２ａ，２２ｂ，２２ｃ……レジスト膜、
２３……アイソレーシヨン層、２４，２５……研
磨面、２６……アノードエミツタ層、２７……ア
ノードエミツタ接合、２８……ベース層、２９…
…エミツタ層、３１……チヤンネルストツパ、３
２，３４，３５……取出電極、３３……保護膜、
４０……サイリスタ。
第２図は、従来のプレーナ型サイリスタの製造方
法を工程順に示す説明図である。 ２０……Ｎ型半導体基板、２１……Ｐ型半導体
基板、２２ａ，２２ｂ，２２ｃ……レジスト膜、
２３……アイソレーシヨン層、２４，２５……研
磨面、２６……アノードエミツタ層、２７……ア
ノードエミツタ接合、２８……ベース層、２９…
…エミツタ層、３１……チヤンネルストツパ、３
２，３４，３５……取出電極、３３……保護膜、
４０……サイリスタ。
Claims (1)
- １ 鏡面研磨された一導電型の第１半導体基板に
その表面から裏面に亙つて反対導電型で環状のア
イソレーシヨン層を形成する工程と、該アイソレ
ーシヨン層の露出面を含む研磨面に反対導電型で
鏡面研磨された第２半導体基板の研磨面を接合す
る工程と、前記アイソレーシヨン層で囲まれた前
記第１半導体基板内にその主面から所定の深さで
延出する反対導電型不純物領域を形成する工程
と、該反対導電型不純物領域内に前記第１半導体
基板と同導電型の同導電型不純物領域をその主面
から所定の深さで延出させる工程とを具備するこ
とを特徴とするプレーナ型サイリスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000212A JPS62158364A (ja) | 1986-01-07 | 1986-01-07 | プレ−ナ型サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000212A JPS62158364A (ja) | 1986-01-07 | 1986-01-07 | プレ−ナ型サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62158364A JPS62158364A (ja) | 1987-07-14 |
| JPH0548630B2 true JPH0548630B2 (ja) | 1993-07-22 |
Family
ID=11467653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000212A Granted JPS62158364A (ja) | 1986-01-07 | 1986-01-07 | プレ−ナ型サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62158364A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49136166U (ja) * | 1973-03-23 | 1974-11-22 | ||
| JPS5887870A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | サイリスタの製造方法 |
| JPS58186966A (ja) * | 1982-04-23 | 1983-11-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-07 JP JP61000212A patent/JPS62158364A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62158364A (ja) | 1987-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |