JPS6115589B2 - - Google Patents
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- JPS6115589B2 JPS6115589B2 JP52150817A JP15081777A JPS6115589B2 JP S6115589 B2 JPS6115589 B2 JP S6115589B2 JP 52150817 A JP52150817 A JP 52150817A JP 15081777 A JP15081777 A JP 15081777A JP S6115589 B2 JPS6115589 B2 JP S6115589B2
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- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に電
極取り出し用の開口部をセルフアラインで設ける
事の出来る半導体集積回路の製造方法に関する。
極取り出し用の開口部をセルフアラインで設ける
事の出来る半導体集積回路の製造方法に関する。
従来、半導体基板中に高濃度領域と低濃度領域
（以下簡単のため前者をP+領域、後者をＰ領域と
し、Ｐ型導電領域について述べるが、Ｎ型につい
ても全く同じ議論が適用される）を連結して形成
するには、次の様になされていた。即ち、まず最
初にＰ領域を基板表面の酸化膜等の保護膜を選択
的に除去した後不純物を拡散して形成した後再び
写真蝕刻法により保護膜の開口された所を通して
P+領域が形成された。（この順序は逆の場合もあ
る。）また、P+領域表面での電極取り出し用の開
口は新たな写真蝕刻工程を経て設けられていた。
このため、従来法によると (1) P+、およびＰ領域の形成のために拡散（ま
たはイオン注入）および酸化工程をそれぞれ２
回必要としていた。このため工程が長いという
点と、熱処理が多いために浅い接合を形成しに
くい点、および結晶欠陥の発生を誘発しやすい
という欠点を持つていた。またさらに、従来法
によると (2) P+とＰ領域の重なりは写真蝕刻工程での位
置合せの精度を見込む必要があり、さらにP+
領域上の電極取り出し用の開口を設ける際の位
置合せの精度も含むと、素子面積の縮小は困難
であつた。
（以下簡単のため前者をP+領域、後者をＰ領域と
し、Ｐ型導電領域について述べるが、Ｎ型につい
ても全く同じ議論が適用される）を連結して形成
するには、次の様になされていた。即ち、まず最
初にＰ領域を基板表面の酸化膜等の保護膜を選択
的に除去した後不純物を拡散して形成した後再び
写真蝕刻法により保護膜の開口された所を通して
P+領域が形成された。（この順序は逆の場合もあ
る。）また、P+領域表面での電極取り出し用の開
口は新たな写真蝕刻工程を経て設けられていた。
このため、従来法によると (1) P+、およびＰ領域の形成のために拡散（ま
たはイオン注入）および酸化工程をそれぞれ２
回必要としていた。このため工程が長いという
点と、熱処理が多いために浅い接合を形成しに
くい点、および結晶欠陥の発生を誘発しやすい
という欠点を持つていた。またさらに、従来法
によると (2) P+とＰ領域の重なりは写真蝕刻工程での位
置合せの精度を見込む必要があり、さらにP+
領域上の電極取り出し用の開口を設ける際の位
置合せの精度も含むと、素子面積の縮小は困難
であつた。
本発明の目的は上記の従来法の(1)と(2)の欠点を
除去した半導体装置の製造方法を提供することに
ある。
除去した半導体装置の製造方法を提供することに
ある。
本発明の特徴は、一導電型のベース領域の低不
純物濃度部分に逆導電型のエミツタ領域が形成さ
れ、該ベース領域の高不純物濃度部分にベース電
極が被着される半導体装置の製造方法において、
半導体基板表面の前記ベース領域が形成される全
域にわたつて一導電型の不純物を含む拡散源被膜
を被着する工程と、該拡散源被膜上に耐酸化性膜
たとえばSi3N4膜等を設ける工程と、第１の熱処
理をほどこすことにより、該拡散源被膜より一導
電型の不純物を該半導体基板に導入する工程と、
該耐酸化性膜の一部分およびその下の該拡散源被
膜の部分を残余せしめ、他の該耐酸化性膜および
拡散源被膜の部分を除去する工程と、第２の熱処
理をほどこすことにより、該残余せる拡散源被膜
の部分より再び一導電型の不純物を該半導体基板
に導入する工程と、該第１および第２の熱処理工
程を有して形成されたベース領域の低不純物濃度
部分および高不純物濃度部分のうち該低不純物濃
度部分に逆導電型のエミツタ領域を形成する工程
と、該残余せる耐酸化性膜および拡散源被膜の部
分を除去し、これにより露出せる該ベース領域の
高不純物濃度部分の表面にベース電極を被着する
工程とを有する半導体装置の製造方法にある。こ
こで本発明での半導体基板とは、半導体基板その
もの、あるいはこの基板上に設けられた半導体層
等の素子形成に用いられる半導体領域をいうもの
である。
純物濃度部分に逆導電型のエミツタ領域が形成さ
れ、該ベース領域の高不純物濃度部分にベース電
極が被着される半導体装置の製造方法において、
半導体基板表面の前記ベース領域が形成される全
域にわたつて一導電型の不純物を含む拡散源被膜
を被着する工程と、該拡散源被膜上に耐酸化性膜
たとえばSi3N4膜等を設ける工程と、第１の熱処
理をほどこすことにより、該拡散源被膜より一導
電型の不純物を該半導体基板に導入する工程と、
該耐酸化性膜の一部分およびその下の該拡散源被
膜の部分を残余せしめ、他の該耐酸化性膜および
拡散源被膜の部分を除去する工程と、第２の熱処
理をほどこすことにより、該残余せる拡散源被膜
の部分より再び一導電型の不純物を該半導体基板
に導入する工程と、該第１および第２の熱処理工
程を有して形成されたベース領域の低不純物濃度
部分および高不純物濃度部分のうち該低不純物濃
度部分に逆導電型のエミツタ領域を形成する工程
と、該残余せる耐酸化性膜および拡散源被膜の部
分を除去し、これにより露出せる該ベース領域の
高不純物濃度部分の表面にベース電極を被着する
工程とを有する半導体装置の製造方法にある。こ
こで本発明での半導体基板とは、半導体基板その
もの、あるいはこの基板上に設けられた半導体層
等の素子形成に用いられる半導体領域をいうもの
である。
本発明によれば１回の拡散（あるいはイオン注
入）と酸化工程の組合せでP+とＰ領域あるいは
N+とＮ領域を形成する事が出来、かつ、P+領域
上の電極取り出し用開口も写真蝕刻工程を経ない
で設ける事が出来、従つて工程が短かく、熱処理
工程が少なく、P+（又はN+）とＰ（又はＮ）領
域、P+（又はN+）領域と電極取り出し用開口部相
互間の位置合せ精度が不必要である。
入）と酸化工程の組合せでP+とＰ領域あるいは
N+とＮ領域を形成する事が出来、かつ、P+領域
上の電極取り出し用開口も写真蝕刻工程を経ない
で設ける事が出来、従つて工程が短かく、熱処理
工程が少なく、P+（又はN+）とＰ（又はＮ）領
域、P+（又はN+）領域と電極取り出し用開口部相
互間の位置合せ精度が不必要である。
以下本発明を実施例をもとに第１図を用いて詳
細に説明する。この実施例ではパイポーラ型集積
回路を例にしてある。Ｐ型Si基板１０１に選択的
にヒ素（As）を不純物として含む埋込層１０２
ａを設けた後Ｎ型エピタキシヤル層１０３を形成
する。その後シリコン窒化膜（Si3N4膜）１０５
ａ、１０５ｂをマスクとして選択酸化を行い、厚
いSiO2膜１０４で相互絶縁をとる。次にコレク
タ拡散用の開口を設けるための写真蝕刻工程にて
フオトレジスト１０６を設ける。（第１図ａ） 次にSi3N4膜１０５ｂをプラズマエツチンング
法により除去し、その下の薄いSiO2膜１０４″を
除去した後コレクタ拡散、酸化工程を経てコレク
タ領域１０２ｂを形成する。（第１図ｂ） 次にSi3N4膜１０５ａと、その下の薄いSiO2膜
１０４′を除去した後、通常の気相拡散法により
900℃でB2O3膜１０７を約500Åの厚さで形成
し、さらにその上にSi3N4膜１０８を1000Å形成
する。この後1000℃、O2中で20分の熱処理を施
し、約100Ω/□の層抵抗を持つＰ型領域１０９を
形成する。
細に説明する。この実施例ではパイポーラ型集積
回路を例にしてある。Ｐ型Si基板１０１に選択的
にヒ素（As）を不純物として含む埋込層１０２
ａを設けた後Ｎ型エピタキシヤル層１０３を形成
する。その後シリコン窒化膜（Si3N4膜）１０５
ａ、１０５ｂをマスクとして選択酸化を行い、厚
いSiO2膜１０４で相互絶縁をとる。次にコレク
タ拡散用の開口を設けるための写真蝕刻工程にて
フオトレジスト１０６を設ける。（第１図ａ） 次にSi3N4膜１０５ｂをプラズマエツチンング
法により除去し、その下の薄いSiO2膜１０４″を
除去した後コレクタ拡散、酸化工程を経てコレク
タ領域１０２ｂを形成する。（第１図ｂ） 次にSi3N4膜１０５ａと、その下の薄いSiO2膜
１０４′を除去した後、通常の気相拡散法により
900℃でB2O3膜１０７を約500Åの厚さで形成
し、さらにその上にSi3N4膜１０８を1000Å形成
する。この後1000℃、O2中で20分の熱処理を施
し、約100Ω/□の層抵抗を持つＰ型領域１０９を
形成する。
この後P+領域用の写真蝕刻工程を経てフオト
レジスト１１０を設ける。（第１図ｃ） 次にプラズマエツチング法によりSi3N4膜を選
択的に除去し、さらにB2O3膜１０７を選択的に
除去した後1000℃でO2中１時間、H2O中１時間
の選択熱酸化を行いP+領域１１１とＰ領域１１
２を同時に形成する。この結果P+領域の層抵抗
は30Ω/□で、接合深さは約0.7μ、Ｐ領域の層抵
抗は約1KΩ/□で接合深さは0.5μである。（第１
図ｄ） 次にＰ領域１１２の中にさらにエミツタ領域を
形成するための写真蝕刻工程を経てSiO2膜を開
口した後通常の気相拡散法により900℃でP2O5膜
１１３を設けると同時にN+型エミツタ領域１１
４を形成する。この緒のエミツタ接合の深さは約
0.3μである。この時通常、コレクタ領域１０２
ｂと再び同時に開口され、拡散される。（第１図
ｅ） この後P2O5膜１１３を除去した後低温で200Å
程度のSiO2膜をエミツタ領域１１４とコレクタ
領域１０２ｂの表面に形成する。（第１図ｆ）こ
の次にSi3N4膜１０８を熱リン酸で除去する。こ
の時前記の200Å程度のSiO2膜によりエミツタ領
域とコレクタ領域の表面は保護される。次いで
B2O3膜１０７を除去すると同時にエミツタ領域
表面の薄いSiO2膜も除去される。コレクタ電極
１１５、ベース電極１１６、エミツタ電極１１７
を金属の蒸着、蝕刻により設ける。（第１図ｇ） 以上述べた様に、本発明によれば従来法に比
べ、工程を大幅に削減すると同時に電極取り出し
用開口も含めて位置合せが全てセルフアラインで
出来る高濃度と低濃度領域を連結した構造が得ら
れ、大幅な歩留り向上と共に高集積回路に必要な
素子寸法の大幅な縮小が可能となる。
レジスト１１０を設ける。（第１図ｃ） 次にプラズマエツチング法によりSi3N4膜を選
択的に除去し、さらにB2O3膜１０７を選択的に
除去した後1000℃でO2中１時間、H2O中１時間
の選択熱酸化を行いP+領域１１１とＰ領域１１
２を同時に形成する。この結果P+領域の層抵抗
は30Ω/□で、接合深さは約0.7μ、Ｐ領域の層抵
抗は約1KΩ/□で接合深さは0.5μである。（第１
図ｄ） 次にＰ領域１１２の中にさらにエミツタ領域を
形成するための写真蝕刻工程を経てSiO2膜を開
口した後通常の気相拡散法により900℃でP2O5膜
１１３を設けると同時にN+型エミツタ領域１１
４を形成する。この緒のエミツタ接合の深さは約
0.3μである。この時通常、コレクタ領域１０２
ｂと再び同時に開口され、拡散される。（第１図
ｅ） この後P2O5膜１１３を除去した後低温で200Å
程度のSiO2膜をエミツタ領域１１４とコレクタ
領域１０２ｂの表面に形成する。（第１図ｆ）こ
の次にSi3N4膜１０８を熱リン酸で除去する。こ
の時前記の200Å程度のSiO2膜によりエミツタ領
域とコレクタ領域の表面は保護される。次いで
B2O3膜１０７を除去すると同時にエミツタ領域
表面の薄いSiO2膜も除去される。コレクタ電極
１１５、ベース電極１１６、エミツタ電極１１７
を金属の蒸着、蝕刻により設ける。（第１図ｇ） 以上述べた様に、本発明によれば従来法に比
べ、工程を大幅に削減すると同時に電極取り出し
用開口も含めて位置合せが全てセルフアラインで
出来る高濃度と低濃度領域を連結した構造が得ら
れ、大幅な歩留り向上と共に高集積回路に必要な
素子寸法の大幅な縮小が可能となる。
なお以上の説明では本発明をNPNパイポーラ
トランジスタの製造に適用した場合について説明
したが、本発明は上述の実施例に限らず、集積回
路等において同一導電型の相対的に高濃度領域と
低濃度領域を連接して形成する際に広く適用でき
る。
トランジスタの製造に適用した場合について説明
したが、本発明は上述の実施例に限らず、集積回
路等において同一導電型の相対的に高濃度領域と
低濃度領域を連接して形成する際に広く適用でき
る。
第１図ａ〜ｇはそれぞれ本発明の一実施例によ
る半導体装置の製造方法の主要工程での断面図で
ある。図中、 １０１……半導体基板、１０６，１１０……フ
オトレジスト、１０２ａ……As埋込層、１１１
……P+型拡散領域、１０２ｂ……コレクタ領
域、１１２……Ｐ型拡散領域、１０３……エピタ
キシヤル層、１１３……P2O5膜、１０４……絶
縁酸化膜、１１４……N+型エミツタ領域、１０
５，１０８……Si3N4膜、１１５，１１６，１１
７……電極、１０７……B2O3膜、１０９……Ｐ
型拡散領域。
る半導体装置の製造方法の主要工程での断面図で
ある。図中、 １０１……半導体基板、１０６，１１０……フ
オトレジスト、１０２ａ……As埋込層、１１１
……P+型拡散領域、１０２ｂ……コレクタ領
域、１１２……Ｐ型拡散領域、１０３……エピタ
キシヤル層、１１３……P2O5膜、１０４……絶
縁酸化膜、１１４……N+型エミツタ領域、１０
５，１０８……Si3N4膜、１１５，１１６，１１
７……電極、１０７……B2O3膜、１０９……Ｐ
型拡散領域。
Claims (1)
- １ 一導電型のベース領域の低不純物濃度部分に
逆導電型のエミツタ領域が形成され、該ベース領
域の高不純物濃度部分にベース電極が被着される
半導体装置の製造方法において、半導体基板表面
の前記ベース領域が形成される全域にわたつて一
導電型の不純物を含む拡散源被膜を被着する工程
と、該拡散源被膜上に耐酸化性膜を設ける工程
と、第１の熱処理をほどこすことにより、該拡散
源被膜より一導電型の不純物を該半導体基板に導
入する工程と、該耐酸化性膜の一部分およびその
下の該拡散源被膜の部分を残余せしめ、他の該耐
酸化性膜および拡散源被膜の部分を除去する工程
と、第２の熱処理をほどこすことにより、該残余
せる拡散源被膜の部分より再び一導電型の不純物
を該半導体再板に導入する工程と、該第１および
第２の熱処理工程を有して形成されたベース領域
の低不純物濃度部分および高不純物濃度部分のう
ち該低不純物濃度部分に逆導電型のエミツタ領域
を形成する工程と、該残余せる耐酸化性膜および
拡散源被膜の部分を除去し、これにより露出せる
該ベース領域の高不純物濃度部分の表面にベース
電極を被着する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15081777A JPS5482981A (en) | 1977-12-14 | 1977-12-14 | Nanufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15081777A JPS5482981A (en) | 1977-12-14 | 1977-12-14 | Nanufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5482981A JPS5482981A (en) | 1979-07-02 |
| JPS6115589B2 true JPS6115589B2 (ja) | 1986-04-24 |
Family
ID=15505054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15081777A Granted JPS5482981A (en) | 1977-12-14 | 1977-12-14 | Nanufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5482981A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224448A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置の製造方法 |
-
1977
- 1977-12-14 JP JP15081777A patent/JPS5482981A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5482981A (en) | 1979-07-02 |
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