JPH0548841A - Ｃｃｄラインセンサ - Google Patents

Abstract

(57)【要約】 【目的】 信号電荷を並列転送出力させるCCDラインセ
ンサにおいて、出力バッファの素子構成のための制約を
受けずに並列度を増加させて高速読出しを可能にし、ま
たフォトダイオードアレイ(PDアレイ)とCCDアナログシ
フトレジスタ(CCD-SR)との間の距離を均等化して固定パ
ターンノイズの発生を抑制すると共に、設計の容易化等
を実現する。 【構成】 PDアレイ1を走査方向に関して分割し、各分
割区間〜に対応させて設けられるシフトゲート2-i
(i=1〜4)とCCD-SR3-iと出力バッファ4-iを、隣接する分
割区間の相互間でPDアレイ1に対して逆側になるように
配設することによって出力バッファ4-iのための十分な
スペースを確保させ、素子構成上に支障なく並列度を増
加させて、PDアレイ1の信号電荷を高速で転送出力させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像情報を１次元的に光
電変換して読取ってゆくCCDラインセンサに係り、高密
度・高集積化されたフォトダイオードアレイ(PDアレイ)
の信号電荷を高速で読出すことが可能な素子構成に関す
る。

【０００２】

【従来の技術】CCDラインセンサは、PDアレイによって
１次元的な画像情報をアナログ電気信号へ変換すると共
に、その信号をCCDにより時系列的な電気信号として出
力させる固体撮像デバイスであるが、ファクシミリ装
置、ディジタル複写機、イメージスキャナ等のOA機器
や、AFカメラの測距用センサ、バーコードリーダ等の民
生用機器の画像入力用に広範に用いられている。そし
て、現状において代表的用途であるG3規格のファクシミ
リ装置では、1728又は2048の画素数のCCDラインセンサ
が使用されており、A4又はB4サイズの原稿を約200DPI(d
ot per inch)の主走査線密度で読取っている。

【０００３】しかし、ISDNを用いるG4規格のファクシミ
リ装置では400DPIの線密度が要求されており、更に高解
像度のディジタル複写機においてはそれ以上の600〜800
DPIの線密度が要求される場合が多く、CCDラインセンサ
の高密度・高集積化は益々重要な課題となりつつあり、
それに伴いPDアレイから読出された信号を如何に高速で
転送出力させるかが問題になっている。

【０００４】従来から、CCDラインセンサにおける高速
読出しを可能にする方式としては次のような構成が採用
されている。先ず、図２に示すように、ライン状のPDア
レイ51の両側部にそれぞれシフトゲート52,53とCCDアナ
ログシフトレジスタ(CCD-SR)54,55を併設し、奇数番目
のPDに蓄積された信号電荷を一方のシフトゲート52を介
してCCD-SR54へ移送し、CCD-SR54の転送クロックφ11,
φ21により順次転送しながら出力バッファ57を介して出
力端子OS1へ出力させ、偶数番目のPDに蓄積された信号
電荷を他方のシフトゲート53を介してCCD-SR55へ移送
し、CCD-SR55の転送クロックφ12,φ22により順次転送
しながら出力バッファ57を介して出力端子OS2へ出力さ
せる並列転送方式がある。今、PDアレイ51を5000画素数
のものとし、単一構成のシフトゲートとCCD-SRを用いて
信号の読出しを行う場合において、そのCCD-SRの上限転
送周波数を10MHzと仮定すると１走査時間が500μsecと
なる。しかし、前記の図２に示した方式によれば、２本
のCCD-SR54,55で信号電荷の転送を行うため、半分の１
走査時間(250μsec)で足りることになる。即ち、それだ
け高速での読取りが可能になり、PDアレイ51の画素数が
大きくなった場合に有効となる。尚、出力端子OS2に接
続される信号処理部ではCCDラインセンサの読出し速度
より遥かに高速で信号処理を実行できるため、読出し速
度の高速化によってボトルネックを生じるようなことは
ない。

【０００５】また、他の方式として、図３に示すよう
に、PDアレイ61(画素数:2m)の片側に単一のシフトゲー
ト62と２本のCCD-SR63,64を併設し、PDアレイ61の1〜m
番目のPDとm+1〜2m番目のPDに蓄積された信号電荷をそ
れぞれシフトゲート62を介して２本のCCD-SR63,64へ分
割して移送し、1〜m番目のPDから移送された信号電荷は
CCD-SR63の転送クロックφ11,φ21により順次転送され
て出力バッファ65を介して出力端子OS1へ出力させ、m+1
〜2m番目のPDから移送された信号電荷はCCD-SR64の転送
クロックφ12,φ22により順次転送されて出力バッファ6
6を介して出力端子OS2へ出力させる並列転送方式があ
る。この方式は、PDアレイ61の信号電荷の取出し方が前
記の方式と異なるが、並列転送を行うことについては前
記の方式と同様であり、信号の読出し速度を２倍にする
ことができる。また、この方式では、分割数を２以上に
することも可能であり、原理的には読出し速度を分割数
の逆数倍だけ高速化できることになる。

【０００６】また更に、前記の２方式を複合化させた方
式も採用され得る。即ち、PDアレイを複数区間に分割
し、各区間における奇数番目と偶数番目の信号電荷を両
側のCCD-SRに振り分け、各CCD-SRで順次転送出力させる
方式である。

【０００７】

【発明が解決しようとする課題】ところで、前記のよう
な並列転送方式を採用することにより、CCDラインセン
サの信号電荷の読出し速度を高速化できることになる
が、各方式については次のような問題点がある。先ず、
図２の方式によると、PDアレイ51の信号を奇数番目と偶
数番目の２種類に分けて２並列転送することになるた
め、その読出し速度は１本のCCD-SRで転送している場合
との比較で２倍の高速化が限度となる。

【０００８】図３の方式では、原理的には前記の方式の
ような限界がないが、双方のCCD-SR63,64がPDアレイ61
に対して片側に整列せしめられるため、出力バッファ66
を組込むためのスペースを確保することが困難になる。
即ち、CCDラインセンサに適用される出力バッファの一
般的な構成は図４(図３の出力バッファ66に対応)及び図
５(等価回路図)に示され、フローティングダイオード部
(FD)71、リセットゲート部72及びリセット電圧印加部73
からなる出力制御回路74と、４個のFET構成による増幅
回路75とから構成されているが、これらの回路素子を構
成するためのスペースを前記のCCD-SR63,64の間に確保
することが困難となり、通常はCCD-SR63,64のCCDレジス
タのピッチをPDアレイ61のPDのピッチより小さくするこ
とによって前記のスペースを確保させるようにしてい
る。

【０００９】従って、画像の読取り解像度を向上させる
ためにPDアレイ61のPDのピッチを更に小さくすると、そ
れに比例して出力バッファ66の素子構成スペースが小さ
くなり、素子の製造が困難になると共に、信号の増幅度
や転送効率に問題が生じる。更に、図３から明らかなよ
うに、PDアレイ61とCCD-SR63,64の長さが異なるために
各PDから対応するCCDレジスタまでの距離も異なり、シ
フトゲート62を介しての信号移送速度にバラツキが発生
して画像情報に固定パターンノイズが現われることがあ
る。また、同様の理由から、素子・配線の設計手順が複
雑化し、ピッチや画素数の変更があった場合の設計作業
が極めて煩雑になるという不都合もある。尚、２方式を
複合化させた方式についても、図３の方式を内在させる
ため、前記と同様の問題点を生じる。

【００１０】そこで、本発明は、PDアレイに対するシフ
トゲートとCCD-SRの分割配置構成を工夫することによ
り、PDアレイが高密度・高集積化されても出力バッファ
の素子構成スペースを十分に確保でき、信号電荷の並列
転送によって高速読出しが可能なCCDラインセンサを提
供することを目的として創作された。

【００１１】

【課題を解決するための手段】本発明は、PDを整列させ
たPDアレイと、そのPDアレイに併設させたシフトゲート
と、そのシフトゲートに併設されており、シフトゲート
を介して各CCDレジスタが前記のPDアレイの各PDに接続
されているCCD-SRと、そのCCD-SRの出力部に設けられた
出力バッファとを基板上に構成したＣＣＤラインセンサ
において、PDアレイの走査方向の区間を分割し、その各
分割区間に対応させて設けられるシフトゲートとCCD-SR
と出力バッファを、隣接する分割区間の相互間でPDアレ
イに対して逆側に位置するように配設したことを特徴と
するＣＣＤラインセンサに係る。

【００１２】

【作用】本発明によれば、PDアレイの各分割区間内のPD
で生じた信号電荷をその分割区間に対応したシフトゲー
トとCCD-SRで読出させる。即ち、信号電荷は各分割区間
毎にシフトゲートを介してCCD-SRへ移送され、CCD-SRに
入力されている転送クロックによって順次転送されてな
がら出力バッファを介して出力されることになり、従来
技術と同様に並列転送方式での高速読出しが可能にな
る。

【００１３】本発明では、前記の並列転送方式に加え
て、各分割区間に対応したシフトゲートとCCD-SRと出力
バッファを隣接する分割区間との関係でPDアレイに対し
て逆側に配設させている。従って、各分割区間に対応し
たCCD-SRの前後には、常に隣接した分割区間に対応した
CCD-SRの走査方向長さに相当する間隔が構成されること
になる。この結果、PDアレイの出力部には出力バッファ
を構成するための十分なスペースが確保され、分割区間
の数を増加させて並列度を上げた転送方式を採用する場
合にも、その限界を飛躍的に向上させることが可能にな
る。即ち、原理的には出力バッファの素子構成に要する
走査方向長さを分割区間の単位とすることができ、その
条件の範囲内で並列度を上げることができる。

【００１４】また、本発明では、PDアレイの各分割区間
長とその分割区間に対応したシフトゲート及びCCD-SRの
長さを同一にすることができるため、PDアレイにおける
PDのピッチとCCD-SRにおけるCCDレジスタのピッチを同
一にでき、必然的に各PDとCCDレジスタの間の配線長と
配線パターンを均等に構成できる。

【００１５】

【実施例】以下、図１を用いて本発明の一実施例を説明
する。尚、本実施例ではPDアレイを４区間に分割した場
合を例にとっている。図１はCCDラインセンサの全体構
成図であり、1はPDアレイを、2-1,2-2,2-3,2-4はシフト
ゲートを、3-1,3-2,3-3,3-4はCCD-SRを、4-1,4-2,4-3,4
-4は出力バッファを示し、それらの各素子は単一の基板
10の上に結合構成されている。ここに、PDアレイ1は画
素数4n個に対応するものであり、走査方向に4n個のPDを
整列させているが、その信号電荷の出力に関してはそれ
ぞれがｎ個のPD素子からなる４区間(〜区間)に分割
されており、分割区間に対してはシフトゲート2-1とC
CD-SR3-1と出力バッファ4-1が、分割区間に対しては
シフトゲート2-2とCCD-SR3-2と出力バッファ4-2が、分
割区間に対してはシフトゲート2-3とCCD-SR3-3と出力
バッファ4-3が、分割区間に対してはシフトゲート2-4
とCCD-SR3-4と出力バッファ4-4がそれぞれ対応付けて併
設されている。

【００１６】そして、図から明らかなように、各分割区
間〜に対応するシフトゲートとCCD-SRと出力バッフ
ァは、隣接する分割区間の相互間でPDアレイに対して逆
側に位置するように配設されている。即ち、シフトゲー
トとCCD-SRと出力バッファは、奇数番の分割区間に
関してはPDアレイ1の下側に、偶数番の分割区間に
関してはPDアレイ1の上側に配設されている。

【００１７】前記の配設関係により、PDアレイ1の各分
割区間〜の走査方向長とシフトゲート2-i,CCD-SR3-
i(i=1〜4)の走査方向長が同一であって、分割区間〜
に対応した出力バッファ4-2,4-3,4-4を前方の分割区
間〜側に構成している場合において、分割区間〜
側には素子が構成されていないため、出力バッファ4-
2,4-3,4-4を構成するためのスペースを十分な余裕をも
って確保できる。従って、シフトゲート2-iとCCD-SR3-i
をPDアレイ1の各分割区間〜の走査方向長より短く
構成して出力バッファ4-2,4-3,4-4の構成スペースを確
保する必要はなく、図３の構成のように出力バッファ4-
2,4-3,4-4を必要以上に小さく構成する必要がなくな
る。その結果、信号の増幅度や転送効率に支障がない回
路設計が可能になり、且つその範囲内でCCDラインセン
サ全体の素子構成を高密度・高集積化することができ
る。

【００１８】次に、このCCDラインセンサの動作を説明
する。先ず、原稿からの反射光が１次元的にPDアレイ1
に結像せしめられると、PDアレイ1の各PD(1〜4n)にはそ
の結像光の光量分布に応じて光電変換された信号電荷が
蓄積されるが、シフトゲート制御信号SHのレベルをOFF
→ON→OFFに切換えて各シフトゲート2-1,2-2,2-3,2-4を
一瞬開放し、前記の各PD(1〜4n)の信号電荷をCCD-SR3-
1,3-2,3-3,3-4へ移送する。この実施例では、PDアレイ1
の各分割区間〜に対応させてシフトゲート2-1,2-2,
2-3,2-4とCCD-SR3-1,3-2,3-3,3-4が設けられているた
め、分割区間のPD(1〜n)の信号電荷はCCD-SR3-1へ、
分割区間のPD(n+1〜2n)の信号電荷はCCD-SR3-2へ、分
割区間のPD(2n+1〜3n)の信号電荷はCCD-SR3-3へ、分
割区間のPD(3n+1〜4n)の信号電荷はCCD-SR3-4へ移送
されることになる。

【００１９】そして、リセットゲート端子φ1B,φ2B,φ
3B,φ4Bと出力バッファ4-1,4-2,4-3,4-4のリセット電圧
端子RS1,RS2,RS3,RS4をセット状態にし、各CCD-SR3-1,3
-2,3-3,3-4に対して入力されている転送クロックφ11,
φ21／φ12,φ22／φ13,φ23／φ14,φ24によって各CCD
-SR3-1,3-2,3-3,3-4へ移された信号電荷を各出力バッフ
ァ4-1,4-2,4-3,4-4側へ順次転送する。出力バッファ4-
1,4-2,4-3,4-4では転送されてくる信号電荷に基づいて
時系列的に変化する電圧を出力させ、それぞれの出力端
子OS1,OS2,OS3,OS4へ出力させる。前記の出力端子OS1,O
S2,OS3,OS4からの出力は画像処理システム（図示せず）
へ転送されて処理されることになるが、本実施例では４
並列転送方式を採用しているため、画像処理システムで
は出力端子OS1,OS2,OS3,OS4からの入力信号を１走査分
の信号となるように合成して処理する。

【００２０】以降、CCDラインセンサと読取り原稿の副
走査方向への相対的移動に伴って、CCDラインセンサは
前記の動作手順を繰返し、原稿の１次元的な画像情報を
逐次画像処理システム側へ転送することになるが、画像
処理システム側ではそれらの１次元的な画像情報を順次
副走査方向に並列させて２次元的な画像を組立てること
になる。そして、本実施例のCCDラインセンサでは、読
取り信号を４並列転送していることから、一本のCCD-SR
で転送している場合と比較して４倍の読出し速度が実現
でき、また図２や図３に示したCCDラインセンサの構成
に基づく読出し速度に対しても２倍の速度での読出しが
可能になる。

【００２１】ところで、このCCDラインセンサの設計思
想に基づけば、原理的には出力バッファの素子構成スペ
ースが確保できる範囲でPDアレイ1の分割区間数を更に
増加させることも可能であり、その場合には分割区間数
の逆数に比例させて読出し速度を高速化することがで
き、転送機能や増幅器機能を低下させることなく読出し
速度を飛躍的に向上させることが可能になる。

【００２２】また、本実施例では各CCD-SR3-1,3-2,3-3,
3-4に対して出力バッファ4-1,4-2,4-3,4-4を同一方向に
配設しているが、その配設方向は任意であり、分割区間
〜を更に分割して両側に出力バッファを設けること
も可能である。更に、本実施例では分割区間〜の区
間長を均等にして同一数のPDで構成されるようにしてい
るが、場合によっては不均等にしてもよく、１走査線の
画素数や画像処理システム側の仕様等を考慮して各分割
区間長を設定すればよい。

【００２３】

【発明の効果】本発明は以上の構成を有していることに
より、次のような効果を奏する。PDアレイの各分割区間
に対応したシフトゲートとCCD-SRと出力バッファを、隣
接する分割区間との関係でPDアレイに対して逆側に配設
させているため、出力バッファの素子構成スペースを十
分に確保しながら分割区間数を増加させることができ、
並列度をより増加させた転送方式を実現して読出し速度
を飛躍的に向上させる。また、従来のようにPDアレイの
PDのピッチよりCCD-SRのCCDレジスタのピッチを小さく
する必要がなくなり、設計・製造上の困難性が解消さ
れ、転送信号量や転送効率の低下のないCCDラインセン
サを実現できる。更に、PDアレイの各PDからCCD-SRの各
CCDレジスタまでの配線距離を均一化できるため、当初
の設計が容易であると共に、ピッチや画素数の変更に伴
う設計変更があった際にも容易に対応できる。また、同
様の理由から、信号電荷の移送時間のバラツキに基づく
固定パターンノイズを無くすことができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るCCDラインセンサの全体
構成図である。

【図２】従来技術におけるCCDラインセンサの全体構成
図である。

【図３】従来技術におけるCCDラインセンサの全体構成
図である。

【図４】出力バッファの素子構成を示す図である。

【図５】出力バッファの等価回路図である。

【符号の説明】

1…PDアレイ、2-1,2-2,2-3,2-4…シフトゲート、3-1,3-
2,3-3,3-4…CCD-SR、4-1,4-2,4-3,4-4…出力バッファ、
10…基板、,,,…PDアレイの分割区間。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フォトダイオードを整列させたフォトダ
   イオードアレイと、そのフォトダイオードアレイに併設
   させたシフトゲートと、そのシフトゲートに併設されて
   おり、シフトゲートを介して各CCDレジスタが前記のフ
   ォトダイオードアレイの各フォトダイオードに接続され
   ているCCDアナログシフトレジスタと、そのCCDアナログ
   シフトレジスタの出力部に設けられた出力バッファとを
   基板上に構成したＣＣＤラインセンサにおいて、フォト
   ダイオードアレイの走査方向の区間を分割し、その各分
   割区間に対応させて設けられるシフトゲートとCCDアナ
   ログシフトレジスタと出力バッファを、隣接する分割区
   間の相互間でフォトダイオードアレイに対して逆側に位
   置するように配設したことを特徴とするＣＣＤラインセ
   ンサ。