JPH0549131B2 - - Google Patents
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- JPH0549131B2 JPH0549131B2 JP62300917A JP30091787A JPH0549131B2 JP H0549131 B2 JPH0549131 B2 JP H0549131B2 JP 62300917 A JP62300917 A JP 62300917A JP 30091787 A JP30091787 A JP 30091787A JP H0549131 B2 JPH0549131 B2 JP H0549131B2
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- input
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- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に出力駆動回路に
関する。
関する。
従来、半導体集積回路に接続される素子に大電
流を必要とするものと小電流を必要とするものが
あると、これらに対して別々に出力端子を設け、
また必要とされる電流量に応じて別個に駆動回路
を設けていた。即ち、大電流を必要とする素子に
は大電流用の駆動回路を接続し、小電流を必要と
する素子は別の端子を介して小電流用の駆動回路
を接続していた。
流を必要とするものと小電流を必要とするものが
あると、これらに対して別々に出力端子を設け、
また必要とされる電流量に応じて別個に駆動回路
を設けていた。即ち、大電流を必要とする素子に
は大電流用の駆動回路を接続し、小電流を必要と
する素子は別の端子を介して小電流用の駆動回路
を接続していた。
かかる従来構成を第３図に示す。大電流を必要
とする素子４６は、大きな駆動能力を有する出力
駆動回路３３，３４からなる駆動段回路の出力が
接続された端子４４に接続され、小電流を必要と
する素子４７は、小さな駆動能力を有する出力駆
動回路３９，４０からなる駆動段回路の出力が接
続された端子４５に接続されている。そして各出
力駆動回路は３ステート制御回路４８の出力に接
続され、３ステート制御回路４８の入力はアドレ
スデコーダ３８の出力および出力信号DATA用
の信号線に接続され、アドレスデコーダ３８の入
力はアドレスバスに接続されている。３ステート
制御回路４８は、２入力NOR３６，４２、２入
力NAND３５，４１及びインバータ３７，４３
からなつている。
とする素子４６は、大きな駆動能力を有する出力
駆動回路３３，３４からなる駆動段回路の出力が
接続された端子４４に接続され、小電流を必要と
する素子４７は、小さな駆動能力を有する出力駆
動回路３９，４０からなる駆動段回路の出力が接
続された端子４５に接続されている。そして各出
力駆動回路は３ステート制御回路４８の出力に接
続され、３ステート制御回路４８の入力はアドレ
スデコーダ３８の出力および出力信号DATA用
の信号線に接続され、アドレスデコーダ３８の入
力はアドレスバスに接続されている。３ステート
制御回路４８は、２入力NOR３６，４２、２入
力NAND３５，４１及びインバータ３７，４３
からなつている。
この駆動回路の動作は以下のようになる。素子
４６，４７のアドレス信号はアドレスバスを通し
てアドレスデコーダ３８に入力され、アドレスデ
コーダ３８は素子選択信号を出力する。そして３
ステート制御回路４８は、アドレスデコーダ３８
の出力に応じて、選択された素子を駆動する出力
駆動回路３３，３４または３９，４０を選択して
出力信号DATAの反転信号を出力し、かつ他方
の駆動回路をハイインピーダンス状態とする信号
を出力する。
４６，４７のアドレス信号はアドレスバスを通し
てアドレスデコーダ３８に入力され、アドレスデ
コーダ３８は素子選択信号を出力する。そして３
ステート制御回路４８は、アドレスデコーダ３８
の出力に応じて、選択された素子を駆動する出力
駆動回路３３，３４または３９，４０を選択して
出力信号DATAの反転信号を出力し、かつ他方
の駆動回路をハイインピーダンス状態とする信号
を出力する。
上述したように従来の出力駆動回路の構成法
は、小電流出力が必要な素子用の出力駆動回路と
端子を、また大電流の出力が必要な素子用の出力
駆動回路と端子とで構成されているので、出力端
子が増加する欠点がある。
は、小電流出力が必要な素子用の出力駆動回路と
端子を、また大電流の出力が必要な素子用の出力
駆動回路と端子とで構成されているので、出力端
子が増加する欠点がある。
本発明の出力駆動回路の構成は、小電流用の出
力駆動回路と、大電流用の出力駆動回路との並列
接続と、接続された素子を選択する回路とを有す
る。
力駆動回路と、大電流用の出力駆動回路との並列
接続と、接続された素子を選択する回路とを有す
る。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
回路１は、大電流駆動用Ｐチヤンネルトランジ
スタ、回路２は、大電流駆動用Ｎチヤンネルトラ
ンジスタ、回路７は、小電流駆動用Ｐチヤンネル
トランジスタ、回路８は、小電流駆動用Ｎチヤン
ネルトランジスタで、回路１，２により大電流用
駆動段回路が形成され、回路７，８により小電流
用駆動段回路が形成されて、これら駆動段回路の
出力は端子１３にLSI内部において接続されてお
り、また、LSI外部より、端子１３に大電流を必
要とし、任意のアドレスをもつ素子１４と、微小
電流を必要として、素子１４とは異なるアドレス
をもつ素子１５とが接続されている。また、LSI
の内部においては、各出力駆動回路は３ステート
制御回路１６の出力に接続され、３ステート制御
回路１６の入力はアドレスデコーダ６の出力、２
入力OR１２の出力、および出力信号DATAが供
給される信号線に接続される。２入力OR１２の
入力はアドレスデコーダ６の出力に接続され、ア
ドレスデコーダ６の入力はアドレスバスに接続さ
れている。３ステート制御回路６は、２入力
NOR４，１０、２入力NAND３，９、及びイン
バータ５，１１により構成されている。
スタ、回路２は、大電流駆動用Ｎチヤンネルトラ
ンジスタ、回路７は、小電流駆動用Ｐチヤンネル
トランジスタ、回路８は、小電流駆動用Ｎチヤン
ネルトランジスタで、回路１，２により大電流用
駆動段回路が形成され、回路７，８により小電流
用駆動段回路が形成されて、これら駆動段回路の
出力は端子１３にLSI内部において接続されてお
り、また、LSI外部より、端子１３に大電流を必
要とし、任意のアドレスをもつ素子１４と、微小
電流を必要として、素子１４とは異なるアドレス
をもつ素子１５とが接続されている。また、LSI
の内部においては、各出力駆動回路は３ステート
制御回路１６の出力に接続され、３ステート制御
回路１６の入力はアドレスデコーダ６の出力、２
入力OR１２の出力、および出力信号DATAが供
給される信号線に接続される。２入力OR１２の
入力はアドレスデコーダ６の出力に接続され、ア
ドレスデコーダ６の入力はアドレスバスに接続さ
れている。３ステート制御回路６は、２入力
NOR４，１０、２入力NAND３，９、及びイン
バータ５，１１により構成されている。
次に動作について説明する。
小電流を必要とする素子を駆動するときは、
LSI内部において発生された素子アドレスはアド
レスバス１５０を介してLSI外部のアドレスデコ
ーダ１００に入力され、その結果、アドレスデコ
ーダ１００の一方の出力１００−１がアクテイブ
となり、素子１５は端子１３からの駆動信号を受
け入れる状態となる。素子アドレスはまた、アド
レスデコーダ６に入力されてデコードされ、その
デコード出力６−１，６−２はそれぞれロウレベ
ル、ハイレベルとなる。したがつて、NAND３
およびNOR４の出力はDATAに関わらずそれぞ
れハイレベル、ロウレベルとなり、トランジスタ
１，２はともにオフとなる。一方、ハイレベルの
出力６−２は２入力OR１２を介して３ステート
制御回路１６に入り、２入力NAND９はハイレ
ベルを、２入力NOR１０はインバータ１１によ
りロウレベルをそれぞれ受ける。その結果、
DATAのレベルにより２入力NAND９、２入力
NOR１０の出力レベルが決まり、回路７，８の
どちらかがオンとなつて素子１５を駆動する。
LSI内部において発生された素子アドレスはアド
レスバス１５０を介してLSI外部のアドレスデコ
ーダ１００に入力され、その結果、アドレスデコ
ーダ１００の一方の出力１００−１がアクテイブ
となり、素子１５は端子１３からの駆動信号を受
け入れる状態となる。素子アドレスはまた、アド
レスデコーダ６に入力されてデコードされ、その
デコード出力６−１，６−２はそれぞれロウレベ
ル、ハイレベルとなる。したがつて、NAND３
およびNOR４の出力はDATAに関わらずそれぞ
れハイレベル、ロウレベルとなり、トランジスタ
１，２はともにオフとなる。一方、ハイレベルの
出力６−２は２入力OR１２を介して３ステート
制御回路１６に入り、２入力NAND９はハイレ
ベルを、２入力NOR１０はインバータ１１によ
りロウレベルをそれぞれ受ける。その結果、
DATAのレベルにより２入力NAND９、２入力
NOR１０の出力レベルが決まり、回路７，８の
どちらかがオンとなつて素子１５を駆動する。
また、大電流を必要とする素子を駆動するとき
は、LSI内部において発生された素子アドレスは
アドレスバス１５０を介してアドレスデコーダ１
００に入力され、その出力１００−２がアクテイ
ブとなり、素子１４は端子１３からの駆動信号を
受け入れる状態となる。素子アドレスはまた、ア
ドレスデコーダ６に入力され、その出力６−１，
６−２はそれぞれハイレベル、ロウレベルとな
る。ハイレベルの出力６−２は直接、および２入
力OR１２を介して３ステート制御回路１６に入
り、２入力NAND３はハイレベルを、２入力
NOR４はインバータ５によりロウレベルをそれ
ぞれ受け、また２入力NAND９はハイレベルを、
２入力NOR１０はインバータ１１によりロウレ
ベルをそれぞれ受ける。その結果、DATAのレ
ベルにより２入力NAND３，９、および２入力
NOR４，１０の出力レベルが決まり、回路１と
７、または回路２と８のいずれかの組がオンとな
つて、素子１５を駆動する。
は、LSI内部において発生された素子アドレスは
アドレスバス１５０を介してアドレスデコーダ１
００に入力され、その出力１００−２がアクテイ
ブとなり、素子１４は端子１３からの駆動信号を
受け入れる状態となる。素子アドレスはまた、ア
ドレスデコーダ６に入力され、その出力６−１，
６−２はそれぞれハイレベル、ロウレベルとな
る。ハイレベルの出力６−２は直接、および２入
力OR１２を介して３ステート制御回路１６に入
り、２入力NAND３はハイレベルを、２入力
NOR４はインバータ５によりロウレベルをそれ
ぞれ受け、また２入力NAND９はハイレベルを、
２入力NOR１０はインバータ１１によりロウレ
ベルをそれぞれ受ける。その結果、DATAのレ
ベルにより２入力NAND３，９、および２入力
NOR４，１０の出力レベルが決まり、回路１と
７、または回路２と８のいずれかの組がオンとな
つて、素子１５を駆動する。
ここで、大電流用の駆動回路１，２で素子１５
をも駆動すると、素子１５にとつてはその駆動は
強すぎることとなつて、端子１３で大きなオーバ
ーシユートまたはアンダーシユートが生じ、素子
１５に誤動作をもたらし、また安定するまで時間
を要する。
をも駆動すると、素子１５にとつてはその駆動は
強すぎることとなつて、端子１３で大きなオーバ
ーシユートまたはアンダーシユートが生じ、素子
１５に誤動作をもたらし、また安定するまで時間
を要する。
したがつて、LSIの端子数を減少させて回路構
成を単純化できるとともに、出力用回路を素子面
積を従来よりも小さくして集積度を上げることが
できる。
成を単純化できるとともに、出力用回路を素子面
積を従来よりも小さくして集積度を上げることが
できる。
第２図は本発明の実施例２の回路図である。第
１の実施例と同一の構成素子は、同じ番号で示し
てその説明は省略する。第１の実施例と異なるの
は、回路１が取り除かれ、２入力AND２０が付
加されている点である。２入力NAND３，９の
出力はそれぞれ２入力AND２０の２つの入力端
に接続され、２入力AND２０の出力端が回路７
に入力されている。
１の実施例と同一の構成素子は、同じ番号で示し
てその説明は省略する。第１の実施例と異なるの
は、回路１が取り除かれ、２入力AND２０が付
加されている点である。２入力NAND３，９の
出力はそれぞれ２入力AND２０の２つの入力端
に接続され、２入力AND２０の出力端が回路７
に入力されている。
次に動作について説明する。
この実施例２は、素子１４が大電流を必要とす
るのはロウ出力のときだけである場合に、本発明
を適用したものである。
るのはロウ出力のときだけである場合に、本発明
を適用したものである。
まず、小電流で駆動する場合は、アドレスデコ
ーダ１００の出力１００−１がアクテイブとな
り、素子１５は端子１３からの信号を受け入れる
状態となる。そしてアドレスデコーダ６の出力６
−１はロウレベル、６−２はハイレベルとなり、
これにより２入力NAND３、２入力NOR４の出
力はそれぞれハイレベル、ローレベルとなり、２
入力NAND９、２入力NOR１０の出力レベルは
DATAによつて決まる。２入力AND２０の一方
の入力には２入力NAND３の出力であるハイレ
ベルが入力されるので、２入力NAND９の出力
は２入力AND２０を介して回路７に入力される。
したがつて、回路７，８のいずれかがDATAに
応じてオンとなり、素子１５を駆動する。
ーダ１００の出力１００−１がアクテイブとな
り、素子１５は端子１３からの信号を受け入れる
状態となる。そしてアドレスデコーダ６の出力６
−１はロウレベル、６−２はハイレベルとなり、
これにより２入力NAND３、２入力NOR４の出
力はそれぞれハイレベル、ローレベルとなり、２
入力NAND９、２入力NOR１０の出力レベルは
DATAによつて決まる。２入力AND２０の一方
の入力には２入力NAND３の出力であるハイレ
ベルが入力されるので、２入力NAND９の出力
は２入力AND２０を介して回路７に入力される。
したがつて、回路７，８のいずれかがDATAに
応じてオンとなり、素子１５を駆動する。
次に、大電流で駆動するときは、アドレスデコ
ーダ１００の出力１００−２がアクテイブとな
り、素子１４は端子１３からの信号を受け入れる
状態となる。アドレスデコーダ６の出力６−１，
６−２それぞれハイレベル、ロウレベルとなり、
２入力NAND３，９及びインバータ５，１１に
はともにハイレベルが入力される。これにより２
入力NAND３，９及び２入力NOR４，１０の出
力レベルはDATAによつて決まる。２入力
NAND３，９及び２入力NOR４，１０の出力が
ハイレベルの時は、回路２，７，８はそれぞれオ
ン、オフ、オンとなり、素子１４は回路２，８に
よりロウレベルでかつ大きな電流で駆動される。
２入力NAND３，９及び２入力NOR４，１０の
出力がロウレベルの時は、回路２，７，８はそれ
ぞれオフ、オン、オフとなり、素子１４は回路７
によりハイレベルでかつ小さな電流で駆動され
る。
ーダ１００の出力１００−２がアクテイブとな
り、素子１４は端子１３からの信号を受け入れる
状態となる。アドレスデコーダ６の出力６−１，
６−２それぞれハイレベル、ロウレベルとなり、
２入力NAND３，９及びインバータ５，１１に
はともにハイレベルが入力される。これにより２
入力NAND３，９及び２入力NOR４，１０の出
力レベルはDATAによつて決まる。２入力
NAND３，９及び２入力NOR４，１０の出力が
ハイレベルの時は、回路２，７，８はそれぞれオ
ン、オフ、オンとなり、素子１４は回路２，８に
よりロウレベルでかつ大きな電流で駆動される。
２入力NAND３，９及び２入力NOR４，１０の
出力がロウレベルの時は、回路２，７，８はそれ
ぞれオフ、オン、オフとなり、素子１４は回路７
によりハイレベルでかつ小さな電流で駆動され
る。
この実施例では、大きな電流で駆動する必要が
あるのは、ロウ出力の時だけであるため、ハイレ
ベル出力用の回路は、小電流駆動用の回路と共用
できるため、素子面積を更に小さくすることがで
きる、 〔考案の効果〕 以上説明したように本発明は、大電流駆動用出
力駆動回路の出力と、小電流駆動用出力駆動回路
の出力とを並列接続することにより、端子数を減
少できる効果と本発明は大電流駆動の際、大電流
駆動用と小電流駆動用の両方の駆動回路を動作さ
せることにより、大電流駆動用回路を小さくでき
る効果とがある。
あるのは、ロウ出力の時だけであるため、ハイレ
ベル出力用の回路は、小電流駆動用の回路と共用
できるため、素子面積を更に小さくすることがで
きる、 〔考案の効果〕 以上説明したように本発明は、大電流駆動用出
力駆動回路の出力と、小電流駆動用出力駆動回路
の出力とを並列接続することにより、端子数を減
少できる効果と本発明は大電流駆動の際、大電流
駆動用と小電流駆動用の両方の駆動回路を動作さ
せることにより、大電流駆動用回路を小さくでき
る効果とがある。
第１図は本発明の出力駆動回路の実施例、第２
図は本発明の実施例２、第３図は従来の出力駆動
回路の実施例である。 １，３３……大電流駆動用Ｐチヤンネルトラン
ジスタ、２，１８，３４……大電流駆動用Ｎチヤ
ンネルトランジスタ、３，９，２１，２５，３
５，４１……２入力NAND、４，１０，２２，
２６，３６，４２……２入力NOR、５，１１，
２３，２７，３７，４３……インバータ、１２…
…２入力OR、６，２４，３８……アドレスデコ
ーダ、１３，２９，４４，４５……出力端子、
７，１７，３９……小電流駆動用Ｐチヤンネルト
ランジスタ、８，１９，４０……小電流駆動用Ｎ
チヤンネルトランジスタ、１４，３０，４６……
大電流消費素子、１５，３１，４７……小電流消
費素子、１６，３２，４８……３ステート制御回
路。
図は本発明の実施例２、第３図は従来の出力駆動
回路の実施例である。 １，３３……大電流駆動用Ｐチヤンネルトラン
ジスタ、２，１８，３４……大電流駆動用Ｎチヤ
ンネルトランジスタ、３，９，２１，２５，３
５，４１……２入力NAND、４，１０，２２，
２６，３６，４２……２入力NOR、５，１１，
２３，２７，３７，４３……インバータ、１２…
…２入力OR、６，２４，３８……アドレスデコ
ーダ、１３，２９，４４，４５……出力端子、
７，１７，３９……小電流駆動用Ｐチヤンネルト
ランジスタ、８，１９，４０……小電流駆動用Ｎ
チヤンネルトランジスタ、１４，３０，４６……
大電流消費素子、１５，３１，４７……小電流消
費素子、１６，３２，４８……３ステート制御回
路。
Claims (1)
- １ 駆動すべき第１および第２の素子が共通接続
される出力端子と、前記出力端子に接続された第
１の駆動能力の第１の駆動段回路と、前記出力端
子に接続された第２の駆動能力の第２の駆動段回
路と、前記第１または第２の素子を選択するアド
レス情報を受け、このアドレス情報が前記第１の
素子を選択するときは第１の信号を、前記アドレ
ス情報が前記第２の素子を選択するときは第２の
信号をそれぞれ発生するアドレスデコーダと、前
記アドレスデコーダからの信号および出力すべき
データ信号を受け、前記第１の信号が発生された
ときは前記データを前記第１の駆動段回路に供給
するとともに、前記第２の駆動回路を非活性化
し、前記第２の信号が発生されたときは前記デー
タ信号を前記第１及び第２の駆動段回路の両方に
供給する制御回路とを備え、前記第１の素子は前
記第１の駆動段回路により前記データ信号にもと
づき駆動され、前記第２の素子は前記第１および
第２の駆動回路により前記データ信号に基づき駆
動されることを特徴とする出力駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300917A JPH01141415A (ja) | 1987-11-27 | 1987-11-27 | 出力駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300917A JPH01141415A (ja) | 1987-11-27 | 1987-11-27 | 出力駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01141415A JPH01141415A (ja) | 1989-06-02 |
| JPH0549131B2 true JPH0549131B2 (ja) | 1993-07-23 |
Family
ID=17890686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300917A Granted JPH01141415A (ja) | 1987-11-27 | 1987-11-27 | 出力駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01141415A (ja) |
-
1987
- 1987-11-27 JP JP62300917A patent/JPH01141415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01141415A (ja) | 1989-06-02 |
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