JPH0549152A - 実効値演算リレーにおけるサンプルデータの処理回路 - Google Patents
実効値演算リレーにおけるサンプルデータの処理回路Info
- Publication number
- JPH0549152A JPH0549152A JP3202892A JP20289291A JPH0549152A JP H0549152 A JPH0549152 A JP H0549152A JP 3202892 A JP3202892 A JP 3202892A JP 20289291 A JP20289291 A JP 20289291A JP H0549152 A JPH0549152 A JP H0549152A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cycle
- effective value
- processing circuit
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】ディジタル変換されたデータを少なくとも１サ
イクル分記憶する容量を有するＲＡＭ２を採用し、１サ
イクルに一度、前記ＲＡＭ２から１サイクル分のデータ
を取り込み、実効値演算等をする。 【効果】ＣＰＵ１７は、１サイクルに一度実効値の演算
等をするときに、１サンプリング周期でなく、１サイク
ル分のデータをまとめて取り込むこととしたので、デー
タ取り込みに要する前処理時間、後処理時間がそれぞれ
１回で済み、１サイクル全体としてデータの取り込みに
要する時間が少なくなる。したがって、ＣＰＵ１７は、
十分な時間的余裕をもって実効値演算処理等の他の処理
を行うことができ、ソフトウェアの設計に余裕が生じて
くる。
イクル分記憶する容量を有するＲＡＭ２を採用し、１サ
イクルに一度、前記ＲＡＭ２から１サイクル分のデータ
を取り込み、実効値演算等をする。 【効果】ＣＰＵ１７は、１サイクルに一度実効値の演算
等をするときに、１サンプリング周期でなく、１サイク
ル分のデータをまとめて取り込むこととしたので、デー
タ取り込みに要する前処理時間、後処理時間がそれぞれ
１回で済み、１サイクル全体としてデータの取り込みに
要する時間が少なくなる。したがって、ＣＰＵ１７は、
十分な時間的余裕をもって実効値演算処理等の他の処理
を行うことができ、ソフトウェアの設計に余裕が生じて
くる。
Description
【０００１】
【産業上の利用分野】本発明は、高調波過負荷リレーな
どの、比較的高速で実効値を演算しなければならない実
効値演算リレーにおいて、高速でサンプリングされたデ
ータを記憶し処理するサンプルデータの処理回路に関す
るものである。
どの、比較的高速で実効値を演算しなければならない実
効値演算リレーにおいて、高速でサンプリングされたデ
ータを記憶し処理するサンプルデータの処理回路に関す
るものである。
【０００２】
【従来の技術】図３に、一般の実効値演算リレーのデー
タ処理回路の構成を示す。データ処理回路１０は、ＣＴ
ａ，ＣＴｂ，ＣＴｃにより検出されたａ相、ｂ相及びｃ
相の電流を絶縁する補助ＣＴ１１ａ，１１ｂ，１１ｃ、
補助ＣＴの２次電圧に含まれる基本波成分をカットする
ハイパスフィルタ１２ａ，１２ｂ，１２ｃ、サンプルホ
ールド回路１３ａ，１３ｂ，１３ｃ、マルチプレクサ１
４、Ａ／Ｄ変換回路１５、ＦＩＦＯメモリ１６、ＣＰＵ
１７などからなるものである。
タ処理回路の構成を示す。データ処理回路１０は、ＣＴ
ａ，ＣＴｂ，ＣＴｃにより検出されたａ相、ｂ相及びｃ
相の電流を絶縁する補助ＣＴ１１ａ，１１ｂ，１１ｃ、
補助ＣＴの２次電圧に含まれる基本波成分をカットする
ハイパスフィルタ１２ａ，１２ｂ，１２ｃ、サンプルホ
ールド回路１３ａ，１３ｂ，１３ｃ、マルチプレクサ１
４、Ａ／Ｄ変換回路１５、ＦＩＦＯメモリ１６、ＣＰＵ
１７などからなるものである。
【０００３】前記サンプルホールド回路１３ａ，１３
ｂ，１３ｃは、例えば６０Ｈｚの交流信号を３０°ごと
にサンプリングするものである。ＦＩＦＯメモリ１６
は、数サンプリング周期分のデータを格納できる容量を
有する。前記データ処理回路１０において、Ａ／Ｄ変換
回路１５でＡ／Ｄ変換されたデイジタルデータは、いっ
たんＦＩＦＯメモリ１６に格納され、ＣＰＵ１７はＡ／
Ｄ変換していないタイミングに、ＦＩＦＯメモリ１６内
のデータの取り出しを行う。図４は、このＦＩＦＯメモ
リ１６内のデータの取り出し処理を示すタイミング図で
あり、１サンプリング周期の後半において数サンプリン
グ周期前にＡ／Ｄ変換をしたデータの取込み処理を行う
ことを示している。
ｂ，１３ｃは、例えば６０Ｈｚの交流信号を３０°ごと
にサンプリングするものである。ＦＩＦＯメモリ１６
は、数サンプリング周期分のデータを格納できる容量を
有する。前記データ処理回路１０において、Ａ／Ｄ変換
回路１５でＡ／Ｄ変換されたデイジタルデータは、いっ
たんＦＩＦＯメモリ１６に格納され、ＣＰＵ１７はＡ／
Ｄ変換していないタイミングに、ＦＩＦＯメモリ１６内
のデータの取り出しを行う。図４は、このＦＩＦＯメモ
リ１６内のデータの取り出し処理を示すタイミング図で
あり、１サンプリング周期の後半において数サンプリン
グ周期前にＡ／Ｄ変換をしたデータの取込み処理を行う
ことを示している。
【０００４】そして、取り出されたデータは、ＣＰＵの
空き時間内で実効値演算処理される。
空き時間内で実効値演算処理される。
【０００５】
【発明が解決しようとする課題】ところで、周波数変換
所に代表されるような多量の高調波電流が発生するとこ
ろにおいては、高周波電流を吸収するために大地と並列
に交流フィルタ設備が設置される。交流フィルタ設備
は、単一の周波数を除去するための専用フィルタと、複
数の高調波を同時に除去する兼用フィルタとを組み合わ
せたもので、例えば基本波に対して第５次、第１１次、
第１３次の高調波をそれぞれ専用フィルタで除去し、そ
れより高次の高調波を兼用フィルタで除去している。
所に代表されるような多量の高調波電流が発生するとこ
ろにおいては、高周波電流を吸収するために大地と並列
に交流フィルタ設備が設置される。交流フィルタ設備
は、単一の周波数を除去するための専用フィルタと、複
数の高調波を同時に除去する兼用フィルタとを組み合わ
せたもので、例えば基本波に対して第５次、第１１次、
第１３次の高調波をそれぞれ専用フィルタで除去し、そ
れより高次の高調波を兼用フィルタで除去している。
【０００６】前記専用フィルタ、兼用フィルタは、予定
される高調波の電力に応じた熱容量のものが設置される
のであるが、他系統などから入り込む予期しない高調波
のために、フィルタ内の抵抗やリアクトルが加熱され、
過負荷となることがある。そこで、これらの交流フィル
タ設備を保護するために高調波過負荷リレーが設けられ
ている。
される高調波の電力に応じた熱容量のものが設置される
のであるが、他系統などから入り込む予期しない高調波
のために、フィルタ内の抵抗やリアクトルが加熱され、
過負荷となることがある。そこで、これらの交流フィル
タ設備を保護するために高調波過負荷リレーが設けられ
ている。
【０００７】高調波過負荷リレーは、高調波電流を取り
扱うものであるため、前記サンプルホールド回路１３
ａ，１３ｂ，１３ｃは、従来のように３０°ごとにサン
プリングするのではなく、もっと短い電気角、例えば電
気角３°ごとにサンプリングする。この場合信号成分は
６０調波まで誤差なく復元されることになる。しかし、
高速サンプリングが行われるため、ＣＰＵへのデータ入
力が絶え間なく行われ、ＣＰＵに超高速性が要求される
という問題がある。
扱うものであるため、前記サンプルホールド回路１３
ａ，１３ｂ，１３ｃは、従来のように３０°ごとにサン
プリングするのではなく、もっと短い電気角、例えば電
気角３°ごとにサンプリングする。この場合信号成分は
６０調波まで誤差なく復元されることになる。しかし、
高速サンプリングが行われるため、ＣＰＵへのデータ入
力が絶え間なく行われ、ＣＰＵに超高速性が要求される
という問題がある。
【０００８】例えば、６０Ｈｚ交流入力を３°サンプリ
ングする場合、サンプリング周期は１３９μsec とな
り、この１３９μsec の間にスタック処理等の前処理
（約３０μsec ）、データの取込み（約２０μsec ）及
び後処理（約３０μsec ）という一連のＡ／Ｄデータ取
込み処理を行わねばならず、サンプリング周期の中で他
の処理に費やすことができる時間は、 １３９−（３０＋２０＋３０）＝５９〔μsec 〕 となる。これは１周期の４２％となり、ＣＰＵにとって
かなりの負担になる（図５参照）。
ングする場合、サンプリング周期は１３９μsec とな
り、この１３９μsec の間にスタック処理等の前処理
（約３０μsec ）、データの取込み（約２０μsec ）及
び後処理（約３０μsec ）という一連のＡ／Ｄデータ取
込み処理を行わねばならず、サンプリング周期の中で他
の処理に費やすことができる時間は、 １３９−（３０＋２０＋３０）＝５９〔μsec 〕 となる。これは１周期の４２％となり、ＣＰＵにとって
かなりの負担になる（図５参照）。
【０００９】本発明は、上記の問題に鑑みてなされたも
のであって、Ａ／Ｄデータ取込み処理時間を軽減し、他
の処理に振り向ける時間の割合を増やすことができるサ
ンプルデータの処理回路を提供することを目的とする。
のであって、Ａ／Ｄデータ取込み処理時間を軽減し、他
の処理に振り向ける時間の割合を増やすことができるサ
ンプルデータの処理回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めの請求項１記載のサンプルデータの処理回路は、交流
電流を検出する電流検出手段と、電流検出手段により検
出された電流値をサンプリングするサンプルホールド手
段と、サンプルホールド手段により保持されたサンプル
値をディジタル変換するディジタル変換手段と、ディジ
タル変換されたデータを記憶する記憶手段と、記憶手段
に記憶されたデータを取り込み、実効値を演算する制御
演算手段とを有し、前記記憶手段が、ディジタル変換さ
れたデータを少なくとも１サイクル分記憶する容量を有
するものであり、前記制御演算手段が、１サイクルに一
度、前記記憶手段から１サイクル分のデータを取り込む
ものである。
めの請求項１記載のサンプルデータの処理回路は、交流
電流を検出する電流検出手段と、電流検出手段により検
出された電流値をサンプリングするサンプルホールド手
段と、サンプルホールド手段により保持されたサンプル
値をディジタル変換するディジタル変換手段と、ディジ
タル変換されたデータを記憶する記憶手段と、記憶手段
に記憶されたデータを取り込み、実効値を演算する制御
演算手段とを有し、前記記憶手段が、ディジタル変換さ
れたデータを少なくとも１サイクル分記憶する容量を有
するものであり、前記制御演算手段が、１サイクルに一
度、前記記憶手段から１サイクル分のデータを取り込む
ものである。
【００１１】
【作用】前記の構成によれば、制御演算手段は、１サイ
クルに一度実効値の演算等をするときに、１サイクル分
のデータをまとめて取り込むこととしたので、データ取
り込みに要する前処理時間、後処理時間がそれぞれ１回
で済み、１サイクル全体としてデータの取り込みに要す
る時間が少なくなる。
クルに一度実効値の演算等をするときに、１サイクル分
のデータをまとめて取り込むこととしたので、データ取
り込みに要する前処理時間、後処理時間がそれぞれ１回
で済み、１サイクル全体としてデータの取り込みに要す
る時間が少なくなる。
【００１２】したがって、制御演算手段は、十分な時間
的余裕をもって実効値演算処理等を行うことができる。
的余裕をもって実効値演算処理等を行うことができる。
【００１３】
【実施例】以下実施例を示す添付図面によって詳細に説
明する。図１は、系統母線に対して並列に接続された交
流フィルタ設備３と、交流フィルタ設備３を保護するデ
ータ処理回路１との回路図である。交流フィルタ設備３
は、コンデンサとリアクトルとの直列回路で構成される
フィルタを有するものである。このフィルタは基本波に
対してハイインピーダンス、所定次数の高調波に対して
ローインピーダンスになるように設計されている。
明する。図１は、系統母線に対して並列に接続された交
流フィルタ設備３と、交流フィルタ設備３を保護するデ
ータ処理回路１との回路図である。交流フィルタ設備３
は、コンデンサとリアクトルとの直列回路で構成される
フィルタを有するものである。このフィルタは基本波に
対してハイインピーダンス、所定次数の高調波に対して
ローインピーダンスになるように設計されている。
【００１４】交流フィルタ設備３には過負荷電流検出用
のＣＴａ，ＣＴｂ，ＣＴｃが接続され、各ＣＴの出力
は、データ処理回路１に供給される。データ処理回路１
は、ＣＴの検出電流を絶縁する補助ＣＴ１１ａ，１１
ｂ，１１ｃ、ハイパスフィルタ１２ａ，１２ｂ，１２
ｃ、サンプルホールド回路１３ａ，１３ｂ，１３ｃ、マ
ルチプレクサ１４、Ａ／Ｄ変換器１５、ＣＰＵ１７、Ｒ
ＡＭ２、アドレスカウンタ１８などからなるものであ
り、ＲＡＭ２及びアドレスカウンタ１８以外は図３を用
いて説明したのと同じものである。ただし、サンプル信
号は、３°サンプリングに対応するように、１３９μse
c ごとに送出される。
のＣＴａ，ＣＴｂ，ＣＴｃが接続され、各ＣＴの出力
は、データ処理回路１に供給される。データ処理回路１
は、ＣＴの検出電流を絶縁する補助ＣＴ１１ａ，１１
ｂ，１１ｃ、ハイパスフィルタ１２ａ，１２ｂ，１２
ｃ、サンプルホールド回路１３ａ，１３ｂ，１３ｃ、マ
ルチプレクサ１４、Ａ／Ｄ変換器１５、ＣＰＵ１７、Ｒ
ＡＭ２、アドレスカウンタ１８などからなるものであ
り、ＲＡＭ２及びアドレスカウンタ１８以外は図３を用
いて説明したのと同じものである。ただし、サンプル信
号は、３°サンプリングに対応するように、１３９μse
c ごとに送出される。
【００１５】ＲＡＭ２は、Ａ／Ｄ変換器１５によりディ
ジタル変換されたデータを少なくとも１サイクル分（１
２０個）以上、好ましくは１．２５サイクル分（１５０
個）以上記憶できるものであり、一般に使用されている
ＤＲＡＭ、ＳＲＡＭなどを採用すればよい。アドレスカ
ウンタ１８は、サンプル信号が入力されるごとにＲＡＭ
２のデータ格納ブロックを指定するものである。
ジタル変換されたデータを少なくとも１サイクル分（１
２０個）以上、好ましくは１．２５サイクル分（１５０
個）以上記憶できるものであり、一般に使用されている
ＤＲＡＭ、ＳＲＡＭなどを採用すればよい。アドレスカ
ウンタ１８は、サンプル信号が入力されるごとにＲＡＭ
２のデータ格納ブロックを指定するものである。
【００１６】前記のデータ処理回路１の構成によれば、
マルチプレクサ１４より出力される電気角３°ごとのデ
ータは、Ａ／Ｄ変換器１５によってＡ／Ｄ変換され、Ａ
／Ｄ変換されたデータはサンプル信号ごとにＲＡＭ２の
所定のアドレスへ順次格納される。ＣＰＵ１７は、１サ
ンプリング周期ごとではなく、１サイクル内のリレー処
理を実行する任意のタイミングで最新の１サイクル分の
データを取り込む。
マルチプレクサ１４より出力される電気角３°ごとのデ
ータは、Ａ／Ｄ変換器１５によってＡ／Ｄ変換され、Ａ
／Ｄ変換されたデータはサンプル信号ごとにＲＡＭ２の
所定のアドレスへ順次格納される。ＣＰＵ１７は、１サ
ンプリング周期ごとではなく、１サイクル内のリレー処
理を実行する任意のタイミングで最新の１サイクル分の
データを取り込む。
【００１７】図２は、この取込みのタイミングを例示し
た図であり、１サイクル（１６．７msec）の任意のタイ
ミングで１２０個のデータを取り込むことを示してい
る。このデータの取り込み処理に要する時間は、前処理
（約３０μsec ）、データの取込み（約２０×１２０＝
２４００μsec ）及び後処理（約３０μsec ）の合計で
あるから、２．４６msecとなる。1 サイクルに占める割
合は、１５％となり、ＣＰＵ１７が１サイクルの中で他
の処理に費やすことができる割合は８５％となり、ＣＰ
Ｕは他の処理をすることができる時間は十分確保され
る。
た図であり、１サイクル（１６．７msec）の任意のタイ
ミングで１２０個のデータを取り込むことを示してい
る。このデータの取り込み処理に要する時間は、前処理
（約３０μsec ）、データの取込み（約２０×１２０＝
２４００μsec ）及び後処理（約３０μsec ）の合計で
あるから、２．４６msecとなる。1 サイクルに占める割
合は、１５％となり、ＣＰＵ１７が１サイクルの中で他
の処理に費やすことができる割合は８５％となり、ＣＰ
Ｕは他の処理をすることができる時間は十分確保され
る。
【００１８】
【発明の効果】以上のように本発明のサンプルデータの
処理回路によれば、ディジタル変換されたデータを少な
くとも１サイクル分記憶する容量を有する記憶手段を採
用し、１サイクルに一度、前記記憶手段から１サイクル
分のデータを取り込み、実効値演算等をすることとした
ので、データ取り込みに要する前処理時間、後処理時間
がサイクル当たりそれぞれ１回で済み、１サイクル全体
としてデータの取り込みに要する時間が少なくなる。
処理回路によれば、ディジタル変換されたデータを少な
くとも１サイクル分記憶する容量を有する記憶手段を採
用し、１サイクルに一度、前記記憶手段から１サイクル
分のデータを取り込み、実効値演算等をすることとした
ので、データ取り込みに要する前処理時間、後処理時間
がサイクル当たりそれぞれ１回で済み、１サイクル全体
としてデータの取り込みに要する時間が少なくなる。
【００１９】したがって、制御演算手段は、十分な時間
的余裕をもって実効値演算処理等の他の処理を行うこと
ができ、ソフトウェアの設計に余裕が生じてくる。
的余裕をもって実効値演算処理等の他の処理を行うこと
ができ、ソフトウェアの設計に余裕が生じてくる。
【図１】系統母線に対して並列に接続された交流フィル
タ設備３と、交流フィルタ設備３を保護する高調波過負
荷リレーのデータ処理回路１とを示す回路図である。
タ設備３と、交流フィルタ設備３を保護する高調波過負
荷リレーのデータ処理回路１とを示す回路図である。
【図２】１サイクルに一度のデータを取り込みを示すタ
イミング図である。
イミング図である。
【図３】従来の過負荷リレーのデータ処理回路１０の構
成を示す回路図である。
成を示す回路図である。
【図４】従来の１サンプリング周期に一度のデータを取
り込みを示すタイミング図である。
り込みを示すタイミング図である。
【図５】３°サンプリングをした場合の１サンプリング
周期に一度のデータを取り込みを示すタイミング図であ
る。
周期に一度のデータを取り込みを示すタイミング図であ
る。
１ データ処理回路 ２ ＲＡＭ １３ａ，１３ｂ，１３ｃ サンプルホールド回路 １５ Ａ／Ｄ変換回路 １７ ＣＰＵ １８ アドレスカウンタ
Claims (1)
- 【請求項１】交流電流を検出する電流検出手段と、電流
検出手段により検出された電流値をサンプリングするサ
ンプルホールド手段と、サンプルホールド手段により保
持されたサンプル値をディジタル変換するディジタル変
換手段と、ディジタル変換されたデータを記憶する記憶
手段と、記憶手段に記憶されたデータを取り込み、実効
値を演算する制御演算手段とを有し、 前記記憶手段が、ディジタル変換されたデータを少なく
とも１サイクル分記憶する容量を有するものであり、前
記制御演算手段が、１サイクルに一度、前記記憶手段か
ら１サイクル分のデータを取り込むことを特徴とする実
効値演算リレーにおけるサンプルデータの処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202892A JPH0549152A (ja) | 1991-08-13 | 1991-08-13 | 実効値演算リレーにおけるサンプルデータの処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202892A JPH0549152A (ja) | 1991-08-13 | 1991-08-13 | 実効値演算リレーにおけるサンプルデータの処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0549152A true JPH0549152A (ja) | 1993-02-26 |
Family
ID=16464932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202892A Pending JPH0549152A (ja) | 1991-08-13 | 1991-08-13 | 実効値演算リレーにおけるサンプルデータの処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0549152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944160A (ja) * | 1995-05-19 | 1997-02-14 | Yamaha Corp | 楽音生成方法 |
| KR100378125B1 (ko) * | 2001-06-19 | 2003-03-29 | 주식회사 효성 | 샘플링 데이터 조합의 재구성에 의한 외부 영향을최소화하는 디지털 계전기의 연산 방법 |
| JP2008014811A (ja) * | 2006-07-06 | 2008-01-24 | Hioki Ee Corp | データ処理装置およびデータ処理方法 |
-
1991
- 1991-08-13 JP JP3202892A patent/JPH0549152A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944160A (ja) * | 1995-05-19 | 1997-02-14 | Yamaha Corp | 楽音生成方法 |
| KR100378125B1 (ko) * | 2001-06-19 | 2003-03-29 | 주식회사 효성 | 샘플링 데이터 조합의 재구성에 의한 외부 영향을최소화하는 디지털 계전기의 연산 방법 |
| JP2008014811A (ja) * | 2006-07-06 | 2008-01-24 | Hioki Ee Corp | データ処理装置およびデータ処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3984737A (en) | Protective relaying system | |
| EP0573596B1 (en) | Line disturbance monitor and recorder system | |
| CA1239664A (en) | Measuring circuit and method for power distribution equipment | |
| CN109995049A (zh) | 一种可变频率变压器的故障穿越控制方法及相关装置 | |
| CN112345826B (zh) | 孤网失稳状态下频率和暂态谐波测量方法 | |
| CN112736845A (zh) | 基于电流相角差计算的ct拖尾电流识别方法、装置和失灵保护方法 | |
| CN115776100A (zh) | 一种基于波前指数系数的交流线路保护方法及系统 | |
| CN113725876A (zh) | 一种可变频率变压器转矩和功率波动抑制方法及装置 | |
| CN115236397A (zh) | 一种三相电网电压谐波正负序分量检测方法及装置 | |
| EP0283786B1 (en) | Digital locator | |
| CN110676878A (zh) | 适用于非理想电网的多目标电流参考指令计算方法及系统 | |
| JP3236710B2 (ja) | 実効値等の測定装置 | |
| JP3000326B2 (ja) | デジタル形距離継電器 | |
| JP2889667B2 (ja) | 交流フィルタ過負荷検出装置 | |
| JPH02213770A (ja) | 三相電圧電流実効値および三相有効無効電力の演算方法 | |
| JPS6128090B2 (ja) | ||
| JP2635802B2 (ja) | ディジタル形保護制御計測装置 | |
| JPH05207640A (ja) | 高調波フィルタ設備保護用ディジタルリレー | |
| JP3660215B2 (ja) | 交流き電回路用距離継電器 | |
| JP2866767B2 (ja) | 電鉄用交流き電回路故障選択継電器 | |
| JPH0620239Y2 (ja) | デ−タ処理装置 | |
| JPH0572170B2 (ja) | ||
| JPH08163768A (ja) | 過渡直流成分の除去方法及びこの方法を採用した保護リレー | |
| Leonowicz et al. | Application of time-frequency distribution and neural networks for fault classification in power electronics | |
| JPH09292416A (ja) | 交流電気量のデジタル演算方法及び演算装置 |