JPH0550077B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、MOSスタテイツク型RAM（ラン
ダム・アクセス・メモリ）に関するもので、例え
ば、イコライゼーシヨン機能を付加したMOSス
タテイツク型RAMに有効な技術に関するもので
ある。 〔背景技術〕 本願発明者等は、この発明に先立つてMOSス
タテイツク型RAMにおける相補データ線Ｄ，
にイコライゼーシヨン（Equalization）を施すこ
とを考えた。このイコライゼーシヨンとは、メモ
リセルから相補データ線Ｄ，への記憶情報読み
出しに先立つて、相補データ線Ｄ，を短絡して
両者の電位を等しくすることをいう。このような
動作によつて、以前の動作サイクルでの相補デー
タ線Ｄ，のレベルに対して反転した情報をメモ
リセルから読み出すときの時間遅れが大幅に短縮
されるので高速動作を実現することが出来る。 しかし、全相補データ線対に対して一斉にイコ
ライゼーシヨンを施す場合、相補データ線対を短
絡する多数のイコライゼーシヨン用MOSFETを
一斉に動作させるため、その駆動回路は、大きな
電流供給能力が必要となる。このため、大きなサ
イズのMOSFETが必要になることの他、特に
CMOS回路（相補型MOS）にあつては、大きな
貫通電流を流すものとなるため、消費電力が増大
するとともに、上記貫通電流の発生によつて電源
線、接地線に比較的大きなノイズが発生してしま
うという問題の生じることが、本願発明者の研究
によつて明らかにされた。 〔発明の目的〕 この発明の目的は、高速読み出し化の図りつ
つ、低消費電力と電源供給線に発生するノイズの
低減化を図つたMOSスタテイツク型RAMを提供
することにある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数ブロツクに分割されたメモリ
アレイのうち、選択されたメモリセルの属するメ
モリアレイに対してのみイコライゼーシヨンを施
すようにすることによつて、その駆動MOSFET
のサイズの小型化を図るものである。 実施例 １ 第１Ａ図には、この発明が適用されるMOSス
タテイツク型RAMのブロツク図が示されてい
る。同図には、特に制限されないが、記憶容量が
16Kビツト、出力が１ビツトのスタテイツク型
RAM集積回路（以下、ICと称する）の内部構成
を示している。16Kビツトのメモリセルは、各々
が128列（ロウ）×32行（カラム）＝4096ビツト
（4Kビツト）の記憶容量を持つ４つのマトリツク
ス（メモリアレイＭ−ARY１〜Ｍ−ARY４）か
ら構成され、各マトリツクスはロウデコーダＲ−
DCRの左右に２つづつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号Ａ０〜Ａ５，Ａ１２，Ａ１３に基づいて得
られる256通りのデコード出力信号がロウデコー
ダＲ−DCRより送出される。 このように各メモリアレイのメモルセルＭ−
CELはワード線WL１〜WL１２８，WR１〜WR
１２８のいずれか一本と、後に説明する相補デー
タ線対Ｄ１１，１１〜Ｄ１３２，１３２のい
ずれか一対とに接続される。 アドレス信号Ａ５，Ａ６は、４つのメモリマト
リツクス（メモリアレイ−ARY１〜Ｍ−ARY
４）のうち１つだけを選択するために用いられ
る。選択された１つのメモリアレイにおいて１つ
のカラムを選択するためにアドレス信号Ａ７〜Ａ
１１が用いられる。 メモリアレイ選択回路GSは、上記アドレス信
号Ａ５，Ａ６に基づいて４つの組合せに解読す
る。 カラムデコーダＣ−DCR１〜Ｃ−DCR４は、
それぞれ上記アドレス信号Ａ７〜Ａ１１に基づい
て32通りのカラム選択用デコード出力信号を提供
する。 読み出し動作時においてはコモン相補データ線
対CDL，は、コモン相補データ線分割
MOSFETQ１，１；…；Ｑ４，４によつて
各メモリアレイごとに４分割され、書込み時にお
いてコモン相補データ線対CDL，は共通に
結合される。 センスアンプSA１ないしSA４は、上記分割さ
れるコモン相補データ線対CDL，に対応し
てそれぞれ設けられる。この様にコモン相補デー
タ線対CDL，を分割し、それぞれにセンス
アンプSA１ないしSA４を設けたねウいは、コモ
ン相補データ線対CDL，の寄生容量を分割
し、メモリセルからの情報読み出しの高速化を図
ることるある。 アドレスバツフアADBは、14の外部アドレス
信号Ａ０〜Ａ１３からそれぞれ１対相補アドレス
信号ａ０〜ａ１３を作成し、デコーダ回路Ｒ−
DCR，Ｃ−DCR，GSに送出する。ここで、相補
アドレス信号ａ０は、外部アドレス信号Ａ０と同
相のアドレス信号ａ０と逆相のアドレス信号０
とを合わせたものを表現している。他の相補アド
レス信号ａ１〜ａ１３についても同様である。 内部制御信号発生回路COM−GSは、２つの外
部制御信号（チツプセレクト信号）、（ラ
イトイネーブル信号）を受けて、CS１（ロウデ
コーダ制御信号）、SAC（センスアンプ制御信
号）、we（書込み制御信号）、DOC（データ出力バ
ツフア制御信号）、DIC（データ入力バツフア制御
信号）等の信号を送出する。 上記MOSスタテイツク型RAMの回路動作を第
１Ｂ図のタイミング図に従つて説明する。 このMOSスタテイツク型RAMにおける全ての
動作、つまりアドレス設定動作、読み出し動作、
書込み動作は一方の外部制御信号がロウレベ
ルの期間のみ行われる。この際、他方の外部制御
信号がハイレベルならば読み出し動作を行
い、ロウレベルならば書込み動作をおこなう。 まず、アドレス設定動作及び読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行われる。逆に外部制御信
号をハイレベルにしておくことによつて、不
確定なアドレス信号に基づくアドレス設定動作及
び読み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRは、この信号に同期したハイ
レベルの内部制御信号CS１を受けて動作を開始
する。上記ロウデコーダ（兼ワードドライバ）Ｒ
−DCRは８種類の相補アドレス信号ａ０〜ａ５，
ａ１２，ａ１３を解読して１つのワード線を選択
し、これをハイレベルにする。一方、４つのメモ
リアレイＭ−ARY１〜Ｍ−ARY４のうち、いず
れか１つがメモリアレイ選択信号ｍ１〜ｍ４によ
つて選択され、選択された１つのメモリアレイ
（例えばＭ−ARY１）中の１つの相補データ線対
（例えばＤ１１，１１）がカラムデコーダ（例
えばＣ−DCR１）によつて選択される。この様
にして１つのメモリセルの選択（アドレス設定）
がなされる。 アドレス設定動作によつて選択されたメモリセ
ルの情報は、分割されたコモン相補データ線対
CDL，のうちの１つに送出されセンスアン
プ（例えばSA１）で増幅される。この場合、４
つとセンスアンプSA１ないしSA４のうち、いず
れか１つがメモリアレイ選択信号ｍ１ないしｍ４
によつて選択され、選択された１つのセンスアン
プのみがハイレベルの内部制御信号SACを受け
ている期間動作する。この様に、４つのセンスア
ンプSA１〜SA４のうち、使用する必要のない残
り３つのセンスアンプを非動作状態とすることに
より低消費電力化を図ることができる。上記非動
作状態の３つのセンスアンプの出力は、ハイイン
ピーダンス（フローテイング）状態とされる。 センスアンプの出力信号は、データ出力バツフ
アDOBにより増幅され、出力データ信号Doutと
してIC外部に送出される。上記データ出力バツ
フアDOBは、ハイレベルの制御出力DOCを受け
ている期間動作する。 次に、書込み動作について説明する。 外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモン相
補データ線分割用MOSFETQ１，１；…；Ｑ
４，４に印加され、コモン相補データ線対
CDL，が共通に結合される。一方、データ
入力バツフアDIBは、ロウレベルの制御信号DIC
を受けている期間、IC外部からの入力データ信
号Dinを増幅し、前記共通に結合されたコモン相
補データ線対CDL，に送出する。上記コモ
ン相補データ線対CDL，上の入力データ信
号は、アドレス設定動作によつて定められたメモ
リセルＭ−CELに書き込まれる。 上記構成のMOSスタテイツク型RAMにおい
て、相補データ線Ｄ，等のイコライゼーシヨン
を行うために、第２図の実施例に示すような回路
が新たに付加される。 上記メモリセルＭ−CELは、相互において同
じ構成とされており、特に制限されないが、同図
にその代表として詳細に示されているように、そ
のゲート、ドレイン間が互いに交差結線されたｎ
チヤンネル記憶MOSFETQm１，Qm２と、その
ドレインにそれぞれ設けられた情報保持用抵抗Ｒ
１，Ｒ２と、上記記憶MOSFETQm１，Qm２と
一対の相補データ線Ｄ，との間にそれぞれ設け
られたｎチヤンネル伝送ゲートMOSFETQm３，
Qm４とで構成されている。上記メモリセルＭ−
CELは、上記抵抗Ｒ１，Ｒ２との接続点に電源
電圧Vccが供給されることによつて記憶情報を保
持する。上記抵抗Ｒ１，Ｒ２は、記憶情報の保持
状態におけるメモリセルＭ−CELの消費電力を
減少させるため、例えば、数メガオームないし数
ギガオームのような高抵抗値にされる。また、上
記抵抗Ｒ１，Ｒ２は、メモリセルの占有面積を減
少させるため、例えば、MOSFETを形成する半
導体基板の表面に比較的厚い厚さのフイールド絶
縁膜を介して形成された比較的高抵抗のポリシリ
コン層から構成される。また、上記相補データ線
Ｄ，には、負荷としてのｎチヤンネル
MOSFETQ１１，Ｑ１２がそれぞれ設けられて
いる。 同図には、代表としてメモリアレイＭ−ARY
１を構成する一対の相補データ線Ｄ，と、ワー
ド線WLが示されている。 上記メモリアレイＭ−ARY１の一対の相補デ
ータ線Ｄ，間にイコライゼーシヨン用の
MOSFETQeが設けられる。同様なMOSFETが、
他の相補データ線対にも設けられるものであり、
上記MOSFETQeは、その代表として示されてい
る。これらのイコライゼーシヨン用MOSFETQe
等のゲートには、次の各回路で形成されたイコラ
イゼーシヨンパルスφe１が印加される。なお、
図示しない他のメモリアレイＭ−ARY２〜Ｍ−
ARY４には、上記同様なイコライゼーシヨンパ
ルスφe２〜φe４が供給されるイコライゼーシヨ
ン用MOSFETがそれぞれ設けられる。 特に制限されないが、上記アドレスバツフア
ADBで形成された相補アドレス信号ａ０〜ａ１
３のうち、一方のアドレス信号ａ０〜ａ１３は次
のアドレス変化検出回路（Address Transition
Detector）に入力される。 すなわち、上記アドレス信号ａ０〜ａ１３は、
それぞれ排他的論理和回路EX０〜EX１３の一方
の入力に印加される。また、上記アドレス信号ａ
０〜ａ１３は、遅延回路DL０〜DL１３を通して
それぞれ排他的論理和回路EX０〜EX１３の他方
の入力に印加される。 そして、これらの排他的論理和回路EX０〜EX
１３の出力は、ノア（NOR）ゲート回路Ｇ１に
入力され、その出力からアドレス信号の変化タイ
ミングに同期してロウレベル（論理“０”）に変
化するアドレス変化検出パルスφeが形成される。
このアドレス変化検出パルスφeは、オア（OR）
ゲート回路Ｇ２〜Ｇ５の入力に共通に供給され
る。 この実施例では、選択されたメモリアレイに対
してのみイコライゼーシヨンを施すため、上記オ
アゲート回路Ｇ２〜Ｇ５には、各メモリアレイＭ
−ARY１〜Ｍ−ARY４を選択するための相補ア
ドレス信号ａ５，ａ６が所定の組み合わせで入力
される。すなわち、オアゲート回路Ｇ２には、ア
ドレス信号ａ５，ａ６が、オアゲート回路Ｇ３に
は、アドレス信号５，ａ６が、オアゲート回路
Ｇ４には、アドレス信号ａ５，６が、オアゲー
ト回路Ｇ５には、アドレス信号５，６がそれ
ぞれ供給される。そして、各オアゲート回路Ｇ２
〜Ｇ５の出力信号は、駆動回路DV１〜DV４を
介して各メモリアレイＭ−ARY〜Ｍ−ARY４の
イコライゼーシヨン用MOSFETのゲートに供給
される。 この実施例では、例えば、アドレス信号ａ５，
ａ６が共に論理“０”の時、オアゲート回路Ｇ２
のみが開くので、上記アドレス変化検出パルス
φeがメモリアレイＭ−ARY１のイコライゼーシ
ヨン用MOSFETに供給されるため、このメモリ
アレイＭ−ARY１に対してのみにイコライゼー
シヨンが施される。 以下、上記相補アドレス信号ａ５，ａ６の組み
合わせに従つて上記の動作と同様に、他のメモリ
アレイＭ−ARY２〜Ｍ−ARY４のメモリセルＭ
−CELを選択した時、そのメモリセルＭ−CEL
の属するメモリアレイＭ−ARY２〜Ｍ−ARY４
にのみイコライゼーシヨンが行われる。 実施例 ２ 第３図には、この発明の他の一実施例の要部回
路図が示されている。この実施例では、上記選択
されたメモリアレイに対してのみイコライゼーシ
ヨンパルスφe１〜φe４を択一的に供給するため、
伝送ゲートMOSFETQ１〜Ｑ４を利用するもの
である。すなわち、上記第２図におけるゲート回
路Ｇ１の出力信号を受ける駆動回路DVを設け
て、各メモリアレイＭ−ARY１〜Ｍ−ARY４に
対して共通に用いるイコライゼーシヨンパルス
φeを形成する。そして、このパルスφeを上記同
様な組み合わせの相補アドレス信号ａ５，ａ６を
受けるノアゲート回路Ｇ６〜Ｇ９によつて形成さ
れたアドレスデコード出力を受ける上記伝送ゲー
トMOSFETQ１〜Ｑ４を介して選択的に各メモ
リアレイＭ−ARY１〜Ｍ−ARY４に供給するも
のである。 〔効果〕 (1) 選択されたメモリアレイ（メモリブロツク）
にのみ、イコライゼーシヨンを行うものである
ので、駆動すべきイコライゼーシヨン用
MOSFETの数を大幅に削減できる。したがつ
て、その駆動回路として、サイズの小さな
MOSFETを用いることができるという効果が
得られる。 (2) 上記(1)により、CMOS回路により駆動回路
を構成した場合には、貫通電流を大幅に小さく
できるから、低消費電力化を図ることができる
という効果が得られる。 (3) 上記(2)により、貫通電流を大幅に小さくでき
るから、電源線と接地線に発生するノイズレベ
ルの大幅な低減を図ることができるという効果
が得られる。 (4) 上記各メモリアレイに対してそれぞれ独立の
イコライゼーシヨン用の駆動回路を設けること
によつて、その出力端子とイコライゼーシヨン
用MOSFETのゲートと接続する配線レイアウ
トにクロスアンダーを施す必要がなく、配線抵
抗がその分低減できる。これによつて、比較的
大きな抵抗値となるクロスアンダー抵抗分を補
う必要がないため、駆動回路のMOSFETのサ
イズの小型化を図ることができるという効果が
得られる。すなわち、通常、電源線と回路の接
地線とがICチツプの中央を走るので、駆動回
路を１つとしたときには、上記駆動回路の出力
配線において必然的にクロスアンダー個所が生
じるからである。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記選択されたメモリアレイに対
してのみイコライゼーシヨンパルスを供給するた
めの信号は、第１Ａ図におけるメモリアレイ選択
回路GSの出力信号ｍ１〜ｍ４を利用するもので
あつてよよい。また、イコライゼーシヨン用
MOSFETとして、ｐチヤンネルMOSFETを用
いイコライゼーシヨン効率を高くするものであつ
てもよい。すなわち、相補データ線Ｄ，のレベ
ルは、通常３ないし3.5ボルト程度であるので、
ｎチヤンネルMOSFETを用いた場合には、その
ゲート、ソース間の相対的電圧が小さくなるのに
対して、ｐチヤンネルMOSFETを用いた場合に
は、０ボルトで動作させるものであるので上記電
圧が大きくできるからである。この場合には、上
記第２図又は第３図に示したイコライゼーシヨン
パルスφeの反転信号を用いればよい。また、第
１Ａ図において、各センスアンプSA１ないしSA
４の入力側の共通相補データ線対においても、セ
ンスアンプSAの高速読み出しのために、上記同
様なイコライゼーシヨンを行うものであつつても
よい。この場合、読み出し信号がカラムスイツチ
Ｃ−SWを通る分だけ、センスアンプSAの動作
を遅らせることができるから、上記イコライゼー
シヨンパルスφeを遅延させて、そのイコライゼ
ーシヨンを行うことが望ましい。 さらに、分割されるメモリブロツク（メモリア
レイ）の数は、種々の実施形態を採ることができ
るものである。 〔利用分野〕 この発明が適用されるMOSスタテイツク型
RAMは、そのメモリセルが第２図に示すように
高抵抗を用いて構成され、周辺回路がCMOS回
路で構成されたもの等広く利用できるものであ
る。

【図面の簡単な説明】

第１Ａ図は、この発明が適用されるMOSスタ
テイツク型RAMの一実施例を示すブロツク図、
第１Ｂ図は、その動作を説明するためのタイミン
グ図、第２図は、この発明の一実施例を示す要部
回路図、第３図は、この発明の他の一実施例を示
す要部回路図である。 Ｍ−ARY１〜Ｍ−ARY４……メモリアレイ
（メモリマトリツクス）、Ｍ−CEL……メモリセ
ル、GS……メモリアレイ選択回路、Ｃ−DCR１
〜Ｃ−DCR４……カラムデコーダ、SA１〜SA
４……センスアンプ、COM−GE……内部制御信
号発生回路、Ｒ−DCR……ロウデコーダ、ADB
……アドレスバツフア、Ｃ−SW１〜Ｃ−SW４
……カラムスイツチ。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ複数のワード線と複数の相補データ
   線対と複数のメモリセルとを有する複数のメモリ
   アレイと、 各相補データ線対間に設けられたイコライゼー
   シヨン用MOSFETと、 入力アドレス信号の変化を検出するアドレス変
   化検出回路と、 を備え上記アドレス変化検出回路の出力に基いて
   メモリアレイの相補データ線対のイコライゼーシ
   ヨンを行なうMOSスタテイツク型RAMであつ
   て、 イコライゼーシヨン制御回路を更に備えてな
   り、 上記イコライゼーシヨン制御回路によつて、選
   択されるべきメモリセルが属するメモリアレイに
   おける相補データ線対のイコライゼーシヨンを選
   択的に行なわせるようにしてなることを特徴とす
   るMOSスタテイツク型RAM。 ２ 上記イコライゼーシヨン制御回路は、上記ア
   ドレス変化検出回路と各メモリアレイを選択する
   アドレス信号との組み合わせに基づいて上記イコ
   ライゼーシヨン用MOSFETを制御する信号を形
   成するようにされてなることを特徴とする特許請
   求の範囲第１項記載のMOSスタテイツク型
   RAM。 ３ 上記イコライゼーシヨン制御回路は、上記ア
   ドレス変化検出回路の出力とアドレス信号とを受
   ける論理ゲート回路と、出力回路とにより構成さ
   れてなることを特徴とする特許請求の範囲第２項
   記載のMOSスタテイツク型RAM。 ４ 上記メモリアレイを選択するアドレス信号は
   複数ビツトからなりメモリアレイの選択のためだ
   けに設定されてなるものであることを特徴とする
   特許請求の範囲第２項又は第３項記載のMOSス
   タテイツク型RAM。 ５ 上記各相補データ線対に、上記イコライゼー
   シヨン用MOSFETとともに、負荷としての
   MOSFETが設けられてなることを特徴とする特
   許請求の範囲第１項ないし第４項のうちの１に記
   載のMOSスタテイツク型RAM。 ６ 上記メモリセルは、ゲート・ドレインが互い
   に交差結線された一対の記憶MOSFETとかかる
   記憶MOSFETのドレインに設けられ抵抗素子と
   一対の伝送ゲートMOSFETとからなることを特
   徴とする特許請求の範囲第１項ないし第５項のう
   ちの１に記載のMOSスタテイツク型RAM。 ７ 上記イコライゼーシヨン用MOSFETはｐチ
   ヤンネル型MOSFETからなり、 上記メモリセルはゲート・ドレインが互いに交
   差結線された一対の記憶用ｎチヤンネル
   MOSFETと一対のｎチヤンネル型伝送ゲート
   MOSFETとを備えてなることを特徴とする特許
   請求の範囲第１項ないし第５項のうちの１に記載
   のMOSスタテイツク型RAM。 ８ 上記各メモリアレイに対してそれぞれ共通相
   補データ線対が設けられ、 各共通相補データ線対とそれに対応するメモリ
   アレイの相補データ線対との間にアドレス信号に
   よつてスイツチ制御されるカラムスイツチが設け
   られ、 上記各共通相補データ線対にそれぞれセンスア
   ンプが設けられ、 てなることを特徴とする特許請求の範囲第１項な
   いし第７項のうちの１に記載のMOSスタテイツ
   ク型RAM。 ９ 上記各共通相補データ線対間に、アドレス変
   化検出回路の出力によつて動作されるイコライゼ
   ーシヨン用MOSFETが設けられてなることを特
   徴とする特許請求の範囲第８項記載のMOSスタ
   テイツク型RAM。 １０ 上記各センスアンプは、メモリアレイ選択
   信号によつてその動作が制御されるように構成さ
   れてなることを特徴とする特許請求の範囲第８項
   又は第９項記載のMOSスタテイツク型RAM。 １１ 上記各センスアンプの出力に共通の出力回
   路が設けられてなることを特徴とする特許請求の
   範囲第１０項記載のMOSスタテイツク型RAM。 １２ 上記各メモリアレイの相補データ線対と共
   通データ線との間にカラムスイツチが設けられ、
   カラムアドレスデコーダは、カラム選択用アドレ
   ス信号と上記メモリアレイを選択するアドレス信
   号との組み合わせに基づいて上記カラムスイツチ
   を制御するようにされてなることを特徴とする特
   許請求の範囲第２項ないし第７項のうちの１に記
   載のMOSスタテイツク型RAM。