JPH0449197B2 - - Google Patents
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- JPH0449197B2 JPH0449197B2 JP57047215A JP4721582A JPH0449197B2 JP H0449197 B2 JPH0449197 B2 JP H0449197B2 JP 57047215 A JP57047215 A JP 57047215A JP 4721582 A JP4721582 A JP 4721582A JP H0449197 B2 JPH0449197 B2 JP H0449197B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- complementary signal
- memory cell
- data line
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）に関する。
果トランジスタ）で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）に関する。
この発明に先立つて、正の電源電圧＋VCCを用
いるMOSスタテイツク型RAMにおいて、ｎチヤ
ンネルMOSFETを用いたデータ線Ｄ，のイコ
ライゼーシヨン（Equalization）法が考えられて
いる。このイコライゼーシヨンとは、メモリセル
からデータ線Ｄ，への読出しにあたつて、上記
データ線Ｄ，の電位を等しくすることをいう。
このような動作によつて、以前の動作サイクルで
のデータ線Ｄ，のレベルに対して反転のデータ
をメモリセルから読出すときの時間遅れが防止で
きるので、高速動作が実現できる。しかし、上記
正の電源電圧（通常＋５ボルト）VCCを用いる場
合に、ｎチヤンネルMOSFETにより、両データ
線Ｄ，間を短絡するものでは、次のような理由
により、その効率が極めて悪いということが、本
願発明者の研究によつて明らかにされた。
いるMOSスタテイツク型RAMにおいて、ｎチヤ
ンネルMOSFETを用いたデータ線Ｄ，のイコ
ライゼーシヨン（Equalization）法が考えられて
いる。このイコライゼーシヨンとは、メモリセル
からデータ線Ｄ，への読出しにあたつて、上記
データ線Ｄ，の電位を等しくすることをいう。
このような動作によつて、以前の動作サイクルで
のデータ線Ｄ，のレベルに対して反転のデータ
をメモリセルから読出すときの時間遅れが防止で
きるので、高速動作が実現できる。しかし、上記
正の電源電圧（通常＋５ボルト）VCCを用いる場
合に、ｎチヤンネルMOSFETにより、両データ
線Ｄ，間を短絡するものでは、次のような理由
により、その効率が極めて悪いということが、本
願発明者の研究によつて明らかにされた。
一般に、データ線Ｄ，の信号レベルは、３な
いし3.5ボルト程度に設定されている。したがつ
て、ｎチヤンネルMOSFETのゲートに、５ボル
トのオン電圧を加えても、そのゲート、ソース間
電圧VGSが、1.5ボルト程度と小さいため、そのオ
ン抵抗が比較的大きくなり、短い時間では上記デ
ータ線Ｄ，間のレベル等しくすることが、現実
的に不可能であり、その効果が小さい。
いし3.5ボルト程度に設定されている。したがつ
て、ｎチヤンネルMOSFETのゲートに、５ボル
トのオン電圧を加えても、そのゲート、ソース間
電圧VGSが、1.5ボルト程度と小さいため、そのオ
ン抵抗が比較的大きくなり、短い時間では上記デ
ータ線Ｄ，間のレベル等しくすることが、現実
的に不可能であり、その効果が小さい。
この発明は、イコライゼーシヨンの効果を高め
て、読出し動作の高速化を図つたMOSスタテイ
ツク型RAMを提供することにある。
て、読出し動作の高速化を図つたMOSスタテイ
ツク型RAMを提供することにある。
この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１Ａ図には、この発明が適用されるMOSス
タテイツク型RAM（以下、Ｓ−RAMと称する）
のブロツク図が示されている。
タテイツク型RAM（以下、Ｓ−RAMと称する）
のブロツク図が示されている。
同図は、記憶容量が16kビツト、出力が１ビツ
トのＳ−RAM集積回路（以下ICと称する）の内
部構成を示している。
トのＳ−RAM集積回路（以下ICと称する）の内
部構成を示している。
16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY４）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に２
つづつに分けて配置されている。
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY４）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に２
つづつに分けて配置されている。
ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12〜A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12〜A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。
このように各マトリツクスのメモリ−Ｍ−
CELはワード線WL１〜WL１２８，WR１〜WR
１２８のいずれか一本と後に説明する相補データ
線対Ｄ１１、１１〜Ｄ１３２，１３２のいず
れか一対とに接続されている。
CELはワード線WL１〜WL１２８，WR１〜WR
１２８のいずれか一本と後に説明する相補データ
線対Ｄ１１、１１〜Ｄ１３２，１３２のいず
れか一対とに接続されている。
アドレス信号A5，A6は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。
メモリマトリクス選択信号GSは上記アドレス
信号A5，A6に基づいて４つの組み合瀬に解読す
る。
信号A5，A6に基づいて４つの組み合瀬に解読す
る。
カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。
読み出し時においてコモンデータ線対CDL，
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……；Q4，4）によつて各メモリアレイご
とに４分割され、書き込み時においてコモンデー
タ線対CDL，は共通に結合される。
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……；Q4，4）によつて各メモリアレイご
とに４分割され、書き込み時においてコモンデー
タ線対CDL，は共通に結合される。
センスアンプSA１，SA２，SA３，SA４は上
記分割されるコンモデータ線対CDL，に対
応してそれぞれ設けられている。
記分割されるコンモデータ線対CDL，に対
応してそれぞれ設けられている。
この様にコモンデータ線対CDL，を分割
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL，の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL，の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。
アドレスバツフアADBは１４の外部アドレス
信号A0〜A13からそれぞれ１４対の相補アドレス
信号a0〜a13を作成し、デコーダ回路（Ｒ−DCR，
Ｃ−DCR，GS）に送出する。
信号A0〜A13からそれぞれ１４対の相補アドレス
信号a0〜a13を作成し、デコーダ回路（Ｒ−DCR，
Ｃ−DCR，GS）に送出する。
内部制御信号発生回路COM−GEは２つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号）、
we（書き込み制御信号）、DOC（データ出力バツ
フア制御信号）、DIC（データ入力バツフア制御信
号）等を送出する。
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号）、
we（書き込み制御信号）、DOC（データ出力バツ
フア制御信号）、DIC（データ入力バツフア制御信
号）等を送出する。
第1Aに示すＳ−RAMICの回路動作を第１Ｂ図
のタイミング図に従つて説明する。
のタイミング図に従つて説明する。
このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。
まずアドレス設定動作および読み出し動作につ
いて説明する。
いて説明する。
アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。
外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0〜a5，a12
〜a13を解読して１つのワード線を選択し、これ
をハイレベルに駆動する。
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0〜a5，a12
〜a13を解読して１つのワード線を選択し、これ
をハイレベルに駆動する。
一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１、１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１、１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。
この様にして１つのメモリセルが選択（アドレ
ス設定）される。
ス設定）される。
アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。
この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。
この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力化を図ることができる。上記非動作状態の３
つのセンスアンプの出力はハイインピーダンス
（フローテイング）状態とされる。
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力化を図ることができる。上記非動作状態の３
つのセンスアンプの出力はハイインピーダンス
（フローテイング）状態とされる。
センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、出力データDputとしてIC
外部に送出される。
DOBにより増幅され、出力データDputとしてIC
外部に送出される。
上記データ出力バツフアDOBはハイレベルの
制御信号DOCを受けている期間動作する。
制御信号DOCを受けている期間動作する。
次に書き込み動作について説明する。
外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタ（Q1，1：……；Q4，
Q4）に印加され、コモンデータ線対CDL，
が共通に結合される。
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタ（Q1，1：……；Q4，
Q4）に印加され、コモンデータ線対CDL，
が共通に結合される。
一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部からの
入力データ信号Dioを増幅し前記共通に結合され
たコモンデータ線対CDL，に送出する。
の制御信号DICを受けている期間、IC外部からの
入力データ信号Dioを増幅し前記共通に結合され
たコモンデータ線対CDL，に送出する。
上記コモンデータ線対CDL，上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。
上記構成のＳ−RAMにおいて、データ線対
Ｄ，のイコライゼーシヨンを行なうために、第
２図の実施例に示すような回路が新たに設けられ
るものである。
Ｄ，のイコライゼーシヨンを行なうために、第
２図の実施例に示すような回路が新たに設けられ
るものである。
上記メモリセルＭ−CELは、相互において同
じ構成とされており、特に制限されないが、同図
にその代表として詳細に示されているように、ｎ
チヤンネル駆動MOSFETQM1，QM2と、負荷抵抗
R1，R2で構成されたスタテイツク型フリツプフ
ロツプと、このスタテイツク型フリツプフロツプ
の入出力端子と一対のデータ線Ｄ，との間にそ
れぞれ設けられたｎチヤンネル伝送ゲート
MOSFETQM3，QM4とで構成されている。
じ構成とされており、特に制限されないが、同図
にその代表として詳細に示されているように、ｎ
チヤンネル駆動MOSFETQM1，QM2と、負荷抵抗
R1，R2で構成されたスタテイツク型フリツプフ
ロツプと、このスタテイツク型フリツプフロツプ
の入出力端子と一対のデータ線Ｄ，との間にそ
れぞれ設けられたｎチヤンネル伝送ゲート
MOSFETQM3，QM4とで構成されている。
上記メモリセルＭ−CELは、上記抵抗R1とR2
との接続点に電源電圧Vccが供給されることによ
つてデータを保持する。
との接続点に電源電圧Vccが供給されることによ
つてデータを保持する。
上記抵抗R1及びR2は、データ保持状態におけ
るメモリセルＭ−CELの消費電力を減少させる
ため、例えば数メグオームないし数ギガオームの
ような高抵抗値にされている。また、上記抵抗
R1及びR2は、メモリセルの占有面積を減少させ
るため、例えばMOSFETを形成する半導体基板
の表面に比較的厚い厚さのフイールド絶縁膜を介
して形成された比較的高抵抗のポリシリコン層か
ら構成される。
るメモリセルＭ−CELの消費電力を減少させる
ため、例えば数メグオームないし数ギガオームの
ような高抵抗値にされている。また、上記抵抗
R1及びR2は、メモリセルの占有面積を減少させ
るため、例えばMOSFETを形成する半導体基板
の表面に比較的厚い厚さのフイールド絶縁膜を介
して形成された比較的高抵抗のポリシリコン層か
ら構成される。
また、上記一対のデータ線Ｄ，には、負荷と
してのｎチヤンネルMOSFETQL1，QL2がそれぞ
れ設けられている。
してのｎチヤンネルMOSFETQL1，QL2がそれぞ
れ設けられている。
この実施例では、上記メモリアレイを構成する
一対のデータ線Ｄ，とワード線wLが、その代
表として示されている。
一対のデータ線Ｄ，とワード線wLが、その代
表として示されている。
上記メモリアレイの一対のデータ線Ｄ，間に
イコライゼーシヨンを行なうｐチヤンネル
MOSFETQE1が設けられている。同様の
MOSFETが他のデータ線対にも設けられるもの
であり、上記MOSFETQE1は、その代表として
示されている。
イコライゼーシヨンを行なうｐチヤンネル
MOSFETQE1が設けられている。同様の
MOSFETが他のデータ線対にも設けられるもの
であり、上記MOSFETQE1は、その代表として
示されている。
このMOSFETQE1のゲートには、アドレス入
力タイミング検出回路で形成されたタイミングパ
ルスφEが印加されている。
力タイミング検出回路で形成されたタイミングパ
ルスφEが印加されている。
上記アドレス入力タイミング検出回路は、特に
制限されないが、前記アドレスバツフアADBで
形成された、相補アドレス信号a0，0〜a13，13
をそれぞれ受ける排他的論理和回路EX0〜EX13
と、その出力信号ex0〜ex13を受けるORゲート回
路ORにより構成され、このORゲート回路の出
力端子から上記タイミングパルスφEを得るもの
である。
制限されないが、前記アドレスバツフアADBで
形成された、相補アドレス信号a0，0〜a13，13
をそれぞれ受ける排他的論理和回路EX0〜EX13
と、その出力信号ex0〜ex13を受けるORゲート回
路ORにより構成され、このORゲート回路の出
力端子から上記タイミングパルスφEを得るもの
である。
このアドレス入力タイミング検出回路の動作
を、第３図のタイミング図に従つて説明する。
を、第３図のタイミング図に従つて説明する。
いずれか一つの相補アドレス信号ai，が変化
するとき、そのロジツクスレツシヨルドVTによ
り両者ai，が一致する期間が生じて、その出力
信号exiがロウレベル（“０”）に変化する。
するとき、そのロジツクスレツシヨルドVTによ
り両者ai，が一致する期間が生じて、その出力
信号exiがロウレベル（“０”）に変化する。
この一致信号exiは、ORゲート回路を通してそ
のまま出力されるので、アドレス信号ai，が変
化したときに、タイミングパルスφEがロウレベ
ル（０ボルト）に変化する。したがつて、このと
きにｐチヤンネルMOSFETQE1がオンして、両
データ線Ｄ，間を短絡する。これにより両レベ
ルを等しくするイコライゼーシヨンを行なわせる
ことができる。
のまま出力されるので、アドレス信号ai，が変
化したときに、タイミングパルスφEがロウレベ
ル（０ボルト）に変化する。したがつて、このと
きにｐチヤンネルMOSFETQE1がオンして、両
データ線Ｄ，間を短絡する。これにより両レベ
ルを等しくするイコライゼーシヨンを行なわせる
ことができる。
この場合、ｐチヤンネルMOSFETを用いてい
るので、前述のように、データ線Ｄ，のレベル
が３〜3.5ボルト程であることより、そのゲート、
ソース間には、上記電圧３〜3.5ボルトの大きな
電圧を印加することができる。したがつて、その
オン抵抗値を小さくでき、短い期間でも上記両デ
ータ線間のレベル差を等しく、ないしより小さく
することができる。これにより、次の読出し動作
速度の改善を図ることができる。
るので、前述のように、データ線Ｄ，のレベル
が３〜3.5ボルト程であることより、そのゲート、
ソース間には、上記電圧３〜3.5ボルトの大きな
電圧を印加することができる。したがつて、その
オン抵抗値を小さくでき、短い期間でも上記両デ
ータ線間のレベル差を等しく、ないしより小さく
することができる。これにより、次の読出し動作
速度の改善を図ることができる。
なお、メモリセルとして、相補型回路を用いる
場合、又は上記実施例のメモリセルであつても、
その周辺回路を相補型回路で構成する場合には、
上記ｐチヤンネルMOSFETQE1を形成するため
の特別な製造工程が不用である。
場合、又は上記実施例のメモリセルであつても、
その周辺回路を相補型回路で構成する場合には、
上記ｐチヤンネルMOSFETQE1を形成するため
の特別な製造工程が不用である。
この発明は、前記実施例に限定されない。
同様なイコライゼーシヨン用のMOSFETをコ
モンデータ線CDL，に設けて、センスアン
プSAの動作の高速化も図るようにしてもよい。
モンデータ線CDL，に設けて、センスアン
プSAの動作の高速化も図るようにしてもよい。
また、アドレス入力タイミング検出回路は、
程々の実施形態を採ることができるものである。
程々の実施形態を採ることができるものである。
さらに、ｐチヤンネルMOSFETを駆動
MOSFETとするメモリセルでは、負の電源電圧
を用いるので、上記イコライゼーシヨン用の
MOSFETとしては、ｎチヤンネルMOSFETを
用いるようにすればよい。
MOSFETとするメモリセルでは、負の電源電圧
を用いるので、上記イコライゼーシヨン用の
MOSFETとしては、ｎチヤンネルMOSFETを
用いるようにすればよい。
この発明が適用されるMOSスタテイツク型
RAMは、種々の実施形態を採ることができるも
のである。
RAMは、種々の実施形態を採ることができるも
のである。
第１Ａ図は、この発明が適用されるMOSスタ
テイツク型RAMの一実施例を示すブロツク図、
第１Ｂ図は、そのタイミング図、第２図は、この
発明の要部一実施例を示す回路図、第３図は、そ
のタイミング図である。
テイツク型RAMの一実施例を示すブロツク図、
第１Ｂ図は、そのタイミング図、第２図は、この
発明の要部一実施例を示す回路図、第３図は、そ
のタイミング図である。
Claims (1)
- 【特許請求の範囲】 １ 選択されたメモリセルからの読み出し情報が
相補的に伝達される相補信号線対と、それぞれそ
のゲート・ドレインが電源端子の電位レベルにさ
れかつそのソースから上記相補信号線対に電位を
与えるように上記相補信号線対と上記電源圧端子
との間に設けられてなるｎチヤンネルMOSFET
からなる対のデータ線負荷素子と、上記相補信号
対の間に設けられ導通状態において上記相補信号
線対間の電位差を減少せしめるｐチヤンネル
MOSFETと、上記相補信号線対の信号を選択手
段を介して一対の入力端子に受けるセンスアンプ
とを備えてなり、上記相補信号線対にメモリセル
からの信号が伝達される前に上記ｐチヤンネル
MISFETをパルス信号によつて導通状態にする
ことを特徴とするMOSスタテツク型RAM。 ２ 上記相補信号線対は、メモリセルに結合され
たデータ線対であることを特徴とする特許請求の
範囲第１項記載のMOSスタテツク型RAM。 ３ 上記メモリセルは、ゲート・ドレインが交差
結合された一対のｎチヤンネルMOSFETと、上
記電源端子と上記ｎチヤンネルMOSFETのドレ
インとの間に設けられた一対の負荷手段と、上記
ｎチヤンネルMOSFETのドレインに結合された
一対の伝送ゲートMOSFETとから構成されてな
るものであることを特徴とする特許請求の範囲第
１項記載のMOSスタテツク型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047215A JPS58166590A (ja) | 1982-03-26 | 1982-03-26 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047215A JPS58166590A (ja) | 1982-03-26 | 1982-03-26 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166590A JPS58166590A (ja) | 1983-10-01 |
| JPH0449197B2 true JPH0449197B2 (ja) | 1992-08-10 |
Family
ID=12768932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047215A Granted JPS58166590A (ja) | 1982-03-26 | 1982-03-26 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166590A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297090A (en) * | 1990-12-13 | 1994-03-22 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column decoded bit line equilibrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740793A (en) * | 1980-07-22 | 1982-03-06 | Nec Corp | Memory circuit |
-
1982
- 1982-03-26 JP JP57047215A patent/JPS58166590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166590A (ja) | 1983-10-01 |
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