JPH0550709B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、信号遅延効果を確認するためのモ
ニタ機能を具えた信号遅延装置に関しヘツドホン
の片方のチヤンネルに原音響信号を入力し、他方
のチヤンネルに遅延信号を入力することにより、
わずかな遅延時間でも明確に遅延効果が確認でき
るようにしたものである。 スタジオあるいはホール等で音響効果を出すた
めに信号遅延装置が用いられているが、実使用状
態において設定した遅延時間の遅延がかかつてい
るかどうかを確認する必要が生ずる。原音と遅延
信号とが明らかに時間差を持ち、かつ、空間的な
配置が近いような場合は直接音場を耳で聞いて判
断することも可能であるが、一般にはごくわずか
な遅延時間（数ｍsec〜数10ｍsec）に設定するこ
とも多く、また空間的配置が直接耳で確かめにく
いような場合がしばしばあるので（音源から耳ま
での距離が長いと、その距離による遅延時間の影
響が大きくなるため）、何らかの工夫が必要とさ
れる。 この発明は、上述の点に鑑みてなされたもの
で、わずかな遅延時間でも明確に遅延効果を確認
することができるモニタ機能を具えた信号遅延装
置を提供しようとするものである。 この発明の信号遅延装置は、原音響信号を原音
響信号供給経路を介してヘツドホンの一方のチヤ
ンネルユニツトに供給し、原音響信号を遅延回路
で遅延した信号をヘツドホンの他方のチヤンネル
ユニツトに供給して、左右の耳で聴取される音の
ずれにより遅延効果を確認できるようにしたもの
である。これによれば、音源と耳との距離が近づ
くので、距離による遅延時間の影響がなくなり、
純粋に遅延回路による遅延効果を確認でき、ごく
わずかな遅延時間が遅延時間差でも明確に識別す
ることができる。 以下、この発明の実施例を添付図面を参照して
説明する。 第１図は、この発明の信号遅延装置の全体構成
例を示したものである。一点鎖線４０で囲んだ部
分がこの発明のモニタ機能を実現するモニタ回路
である。まず、信号遅延を行なう部分について説
明する。 第１図の信号遅延装置は、遅延回路を構成する
メモリ１５を入力信号数に応じて分割して使用す
ることにより、回路構成に柔軟性を持たせ、様々
な使用目的、使用状況に適応できるようにしたも
のである。すなわち入力信号が少ない場合は、各
入力チヤンネルに大きなメモリ領域を割当てて長
い遅延時間が得られるようにし、各入力信号の時
間が短かくてすむ場合は、各入力信号のメモリ領
域割当て量は少なくてすむので、多くの種類の信
号を入力できるようにして、様々な入力信号数と
遅延時間の組合せに設定できるようにしている。
また、この信号遅延装置は、８つの出力チヤンネ
ルCH１〜CH８を有し、入力信号数に応じてこ
れら出力チヤンネルCH１〜CH８を等しく割当
てることにより、各入力信号ごとに様々な遅延信
号が得られるようにしている。すなわち、入力信
号数が１つの場合は、その入力信号に対して８種
類の遅延信号が得られるようにし（以下この使用
態様を１イン・モードという）、入力信号数が２
つの場合は各入力信号に対して４種類ずつの遅延
信号が得られるようにし（以下この使用態様を２
イン・モードという）、入力信号数が４つの場合
は、各入力信号に対して２種類ずつの遅延信号が
得られるようにしている（以下この使用態様を４
イン・モードという）。 第１図の信号遅延装置は４つの入力チヤンネル
１ch〜４chを有しており、それぞれの入力端子
１〜４から入力される原音響信号はアツテネータ
５〜８を介してＡ−Ｄ変換器９〜１２でそれぞれ
デイジタル信号に変換されて、マルチプレクサ１
３に入力される。マルチプレクサ１３は、使用モ
ードに応じて制御装置（CPU）１４からの指令
により、所定のクロツクに従つて、各入力チヤン
ネル１ch〜４chの入力データをマルチプレクス
して出力する。例えば、１イン・モードの場合
は、１クロツク（Ａ−Ｄ変換器９〜１２の１サン
プリング周期に対応）ごとに入力チヤンネル（例
え第１入力チヤンネル１ch）のサンプルを１つ
ずつ出力する。また２イン・モードの場合は、１
クロツクごとに２つの入力チヤンネル（例えば第
１、第２入力チヤンネル１ch，２ch）のサンプ
ルを１つずつ順次出力する。また、４イン・モー
ドの場合は、１クロツクごとに全入力チヤンネル
１ch〜４chのサンプルを１つずつ順次出力する。 マルチプレクサ１３から出力されるデータは遅
延回路を構成するメモリ（RAM）１５に加えら
れる。メモリ１５は、制御装置１４からの指令に
より使用モードの入力チヤンネル数に応じてメモ
リ領域が分割される。すなわち、１イン・モード
の場合は分割なしで全アドレスをその１つの入力
チヤンネル（例えば１ch）のみに用い、２イ
ン・モードの場合は２分割して各領域をそれぞれ
の入力チヤンネル（例えば１CH，２CH）に割
当てて用い、４イン・モードの場合は、４分割し
て、各領域を全入力チヤンネル１CH〜４CHに
それぞれ割当てて用いる。従つてメモリ１５を例
えば64Kワード構成とすれば、各入力チヤンネル
の割当て量は、 １イン・モード：64Kワード ２イン・モード：32Kワード ４イン・モード：16Kワード となる。 メモリ１５に加えられた各入力チヤンネルのデ
ータは、制御装置１４からの書込みアドレス指令
により、上記割当てられた領域にそれぞれ振り分
けられて順次書込まれていく。書込みアドレスは
各領域内を循環し、古いデータは新しいデータに
順次書き換えられていく。従つて、書込みクロツ
クを40kHzとすると、各モードで得られる最大遅
延時間は、 １イン・モード：64Kワード／40kHz＝1.6秒 ２イン・モード：32Kワード／40kHz＝0.8秒 ４イン・モード：16Kワード／40kHz＝0.4秒 となる。 メモリ１５に書込まれたデータは、制御装置１
４からの指令により順次読出される。このとき、
読出しアドレスを書込みアドレスに対してずらす
ことにより遅延データが得られる。この読出しは
書込みと同期して行なわれる。 第２図は、分割された１つのメモリ領域（アド
レス１〜アドレスｎ）における書込みアドレスと
読出しアドレスの関係を示したものである。書込
みはアドレス１〜アドレスｎのメモリ領域内を循
環して行なわれ、古いデータは新しいデータに順
次書き換えられていく。遅延時間をR1に設定し
た場合は、クロツクt₁で書き込みが行なわれた時
は、クロツクt₁′で書込みが行なわれたアドレス
データが読み出され、クロツクt₂で書込みが行な
われた時は、クロツクt₂′で書込みが行なわれた
アドレスのデータが読出され、クロツクt₃で書込
みが行なわれた時は、クロツクt₃′で書込みが行
なわれたアドレスのデータが読出されて、書込み
アドレスと読出しアドレスが一定の間隔T₁を保
つて順次シフトされていく。１つの入力チヤンネ
ルの信号に対して２種類の遅延データを得る場合
は、第２図に一点鎖線で示すように、別の遅延時
間R2を設定してt₁，t₂，t₃，…のクロツクによる
書込み時にt₁″，t₂″，t₃″，…のクロツクで書込ま
れたデータを読出すようにする。更に多くの遅延
時間を設定すれば、１つの入力チヤンネルの信号
についてより多くの種類の遅延データを得ること
ができる。 第１図において、メモリ１５から読出されたデ
ータはマルチプレクサ１６に入力され、制御装置
１４からの指令により、遅延データごとに各出力
チヤンネルCH１〜CH８に振り分けられる。各
出力チヤンネルCH１〜CH８に振り分けられた
遅延データはＤ−Ａ変換器１７〜２４でもとの音
響信号になおされて、各チヤンネル出力２５〜３
２にそれぞれ導かれる。 第３図は、各モードにおけるメモリ１５の分割
状態と、各分割されたメモリ領域に対する出力チ
ヤンネルCH１〜CH８の割当て状態を示すもの
である。第３図ａは、１イン・モードの場合で、
この時は１つの入力チヤンネル１chにメモリ１
５の全領域が割当てられる。また、８個の出力チ
ヤンネルCH１〜CH８も全部入力チヤンネル１
chに割当てられ、入力チヤンネル１chの入力信
号について最大８種類の遅延信号が得られる。第
３図ｂは、２イン・モードの場合で、メモリ１５
は２つの領域１５ａ，１５ｂに分割され、それぞ
れ入力チヤンネル１ch，２chに割当てられる。
出力チヤンネル１CH〜８CHも２組に分割され
て、出力チヤンネル１CH〜４CHが入力チヤン
ネル１chに割当てられ、５CH〜８CHが入力チ
ヤンネル２chに割当てられる。従つてこの場合
は各入力チヤンネル１ch，２chの入力信号につ
いて最大４種類ずつの遅延信号が得られる。第３
図ｃは４イン・モードの場合で、メモリ１５は４
つの領域１５ｃ，１５ｄ，１５ｅ，１５ｆに分割
され、入力チヤンネル１ch〜４chがそれぞれ割
当てられる。出力チヤンネル１CH〜８CHも４
組に分割されて、出力チヤンネル１CH，２CH
が入力チヤンネル１chに、出力チヤンネル３
CH，４CHが入力チヤンネル２chに、出力チヤ
ンネル５CH，６CHが入力チヤンネル３chに、
出力チヤンネル７CH，８CHが入力チヤンネル
４chにそれぞれ割当てられる。従つて、この場
合は各入力チヤンネル１ch〜４chの入力信につ
いて最大２種類ずつの遅延信号が得られる。 各モードにおける入出力間の接続状態は等価的
に第４図ａ，ｂ，ｃのようにそれぞれ表わすこと
ができる。第４図ａが１イン・モード、ｂが２イ
ン・モード、ｃが４イン・モードの状態である。
すなわち、１イン・モードの場合は１つの入力チ
ヤンネル１chに対し８つの遅延素子を設けたの
と等価になり、２イン・モードの場合は入力チヤ
ンネル１ch，２chに対しそれぞれ４つの遅延素
子を設けたのと等価になり、４イン・モードの場
合は４つの入力チヤンネル１ch〜４chに対しそ
れぞれ２つの遅延素子を設けたのと等価になる。
このように第２図のデイジタル遅延装置において
は、入力チヤンネル数と遅延時間の様々な組合せ
が実現できる。 なお、第１図において、キーボード３３は、遅
延時間設定手段としてモードの選択、遅延時間の
設定（各出力チヤンネル１CH〜８CHごとに設
定可能）およびモニタする出力チヤンネルの選択
等を行なう。また、メモリ（RAM）３４には遅
延時間の設定値のほか処理のためのプログラムが
記憶される。また、表示装置３５には選択されて
いるモードおよび入力チヤンネル１ch〜４chと
出力チヤンネルCH１〜CH８の接続状態および
各出力チヤンネルCH１〜CH８の遅延時間等が
例えば第５図のような方式が表示されて、現在使
用状態が一目でわかるようになつている。また、
モニタ時には、モニタしている出力チヤンネルが
表示される。 次に、第１図の遅延装置の実際の信号遅延動作
を第５図のフローチヤートを参照して説明する。 使用するに際して予め、モードの選択および各
出力チヤンネルCH１〜CH８における各遅延時
間Ｒ１〜Ｒ８の設定を行なう。 モードの選択が行なわれると、制御装置１４で
はそのモードに応じてメモリ１５における各分割
領域の始めのアドレスと終りのアドレスを算出し
て、メモリ１５の分割を行なう。その算出値はメ
モリ１５の全領域を例えば0000_H〜FFFF_H（16進数
表記）とすると次のようになる。

【表】 また、遅延時間Ｒ１〜Ｒ８は各メモリ領域にお
ける書込みが一巡する時間内で設定できるから、
設定できる最長値はメモリ領域の広さによつて異
なり、前述のように、１イン・モードを基準とす
ると２イン・モードの場合はその1/2、４イン・
モードの場合は1/4と次第に短かくなる。 各モードにおける信号遅延動作は次のようにな
る。なお、各モードにおける書込みアドレスと読
出しアドレスの関係を第６図に示す。 １イン・モード（第６図ａ） １イン・モードが選択された場合は、メモリ１
５の分割はないので、始めのアドレスＡ１からメ
モリ１５の全領域を一巡して順次書込み、かつ読
出していく。読出しのアドレスは、予め設定され
た遅延時間Ｒ１〜Ｒ８に従つて、現在の書込みア
ドレスAD１からのアドレス距離を演算して得ら
れる。これら読出されたデータはデマルチプレク
スされて出力される。１組の書込み、読出しが終
了するごとに（この１つのループが入力データの
１サンプリング周期に対応している）現在のアド
レスAD１を１つずつ進めていき、現在のアドレ
スAD１が終りのアドレスＥ１を終了したら、再
び始めのアドレスＡ１に戻つて動作を繰返す。 ２イン・モード（第６図ｂ） ２イン・モードが選択された場合は、２分割さ
れたメモリ１５の各領域に始めのアドレスＡ１，
Ａ２から入力チヤンネル１ch，2chのデータをマ
ルチプレクスして記憶させる。読出しは、出力チ
ヤンネルCH１〜CH４については、第１のメモ
リ領域１５ａの現アドレスAD１からそれぞれ設
定された遅延時間Ｒ１〜Ｒ４により演算して得ら
れるアドレスをアクセスして行なわれ、出力チヤ
ンネルCH５〜CH８については、第２のメモリ
領域１５ｂの現アドレスAD２からそれぞれ設定
された遅延時間Ｒ５〜Ｒ８により演算して得られ
るアドレスをアクセスして行なわれる。各領域１
５ａ，１５ｂにおいてそれぞれ１組の書込み、読
出しが終了するごとに（この場合も１ループで１
サンプリング周期に対応している）現アドレス
AD１，AD２を１つずつ進めて、以上の動作を
繰返す。現アドレスAD１，AD２が各領域の終
りのアドレスＥ１，Ｅ２を終了したら、再び始め
のアドレスＡ１，Ａ２に戻つて動作を繰返す。 ４イン・モード（第６図ｃ） ４イン・モードが選択された場合は、４分割さ
れたメモリ１５の各領域１５ｃ〜１５ｆに、始め
のアドレスＡ１，Ａ２，Ａ３，Ａ４から入力チヤ
ンネルch１，ch２，ch３，ch４のデータをマル
チプレクスして記憶させる。読出しは、出力チヤ
ンネルCH１，CH２については、第１のメモリ
領域１５ｃの現アドレスAD１からそれぞれ設定
された遅延時間Ｒ１，Ｒ２により演算して得られ
るアドレスをアクセスして行なわれ、出力チヤン
ネルCH１，CH４については、第２のメモリ領
域１５ｄの現アドレスAD２からそれぞれ設定さ
れた遅延時間Ｒ３，Ｒ４により演算して得られる
現アドレスをアクセスして行なわれ、出力チヤン
ネルCH５，CH６については、第３のメモリ領
域１５ｅの現アドレスAD３からそれぞれ設定さ
れた遅延時間Ｒ５，Ｒ６により演算して得られる
アドレスをアクセスして行なわれ、出力チヤンネ
ルCH７，CH８については、第４のメモリ領域
１５ｆの現アドレスAD４からそれぞれ設定され
た遅延時間Ｒ７，Ｒ８により演算して得られるア
ドレスをアクセスして行なわれる。各領域１５ｃ
〜１５ｆにおいてそれぞれ１組の書込み、読出し
が終了するごとに（この場合も１ループで１サン
プリング周期に対応している）現アドレスAD
１，AD２，AD３，AD４を１つずつ進めて、以
上の動作を繰返す。現アドレスAD１，AD２，
AD３，AD４が各領域の終りのアドレスＥ１，
Ｅ２，Ｅ３，Ｅ４を終了したら再び始めのアドレ
スＡ１，Ａ２，Ａ３，Ａ４に戻つて動作を繰返
す。 次に、第１図のモニタ回路４０について説明す
る。 モニタ回路４０には、遅延前の各入力チヤンネ
ル１ch〜４chの原音響信号と遅延後の各出力チ
ヤンネルCH１〜CH８の遅延信号がそれぞれ入
力される。原音響信号はアナログスイツチ４１に
入力される。また、遅延信号はアナログスイツチ
４２に入力される。信号をモニタする場合は、出
力チヤンネルCH１〜CH８のうちモニタしたい
ものをキーボード３３によつて選択する。する
と、制御回路１４からコントロール信号が出力さ
れて、アナログスイツチ４２の対応するものがオ
ンされ、その出力チヤンネルの遅延信号がアナロ
グスイツチ４２から出力される。この遅延信号は
アンプ４３を介してヘツドホン４４の右チヤンネ
ルユニツト４４ｒに供給される（この供給経路が
遅延信号供給経路に相当する。）この時、アナロ
グスイツチ４１の選択は自動的に行なわれる。す
なわち、入力チヤンネル１ch〜４chと出力チヤ
ンネルCH１〜CH８の接続は、前述のように使
用モードによつて一義的に定まつているので、制
御回路１４はモードの選択と上記モニタする出力
チヤンネルの選択に応じて下表のように入力チヤ
ンネルを特定し、コントロール信号を出力して、
アナログスイツチ４１の対応するものをオンして
該当する入力チヤンネルの信号（原音響信号）を
出力してヘツドホン４４の左チヤンネルユニツト
４４ｌに供給する（この供給経路が原音響信号信
号供給経路に相当する。）。

【表】 このような制御回路１４による入力チヤンネル
の切換操作は、第７図に示す論理をソフトウエア
で構成することにより得られる。 アナログスイツチ４１から出力された原音響信
号はアンプ４５を介して、ヘツドホン４４の左チ
ヤンネルユニツト４４ｌに供給される。従つて、
ヘツドホン４４には、右チヤンネルユニツト４４
ｒに、選択された出力チヤンネルの遅延信号が供
給され、左チヤンネルユニツト４４ｌに、それぞ
れ対応する原音響信号が供給される。これによ
り、左右の耳で聴こえる音のずれにより遅延効果
を確認することができる。特に音源から耳までの
距離が短いので、距離による遅延時間の影響がな
くなり、ごくわずかな遅延時間の設定（数ｍsec
〜数10ｍsec）でも明確に識別することができる。
また、遅延時間の設定値を変えることにより、遅
延時間の微妙な違いによる遅延効果の違いを聴き
比べながら確認することもできる。なお、遅延時
間制御回路としての制御回路１４による遅延時間
の制御は、この実施例では、以上の説明から明ら
かなように、各出力チヤンネルCH１〜CH８に
供給する各遅延信号自体の遅延時間の制御と、こ
れら各出力チヤンネルCH１〜CH８のうちアナ
ログスイツチ４２を介してモニタ用に出力する遅
延時間の選択制御とによつて行なわれている。 なお、第１図の実施例においては、上述した左
右のヘツドホンユニツト４４ｒ，４４ｌに原信号
と遅延信号をそれぞれ供給するモニタ方式（イ
ン／アウト方式）とは別に、左右ヘツドホンユニ
ツト４４ｒ，４４ｌとも遅延信号を供給してモニ
タする方式（モノ方式）が選択できるようになつ
ている。この選択はキーボード３３によつて行な
われ、モノ方式が選択された場合は、制御回路１
４からのコントロール信号により、アナログスイ
ツチ４１は、信号ライン４６から供給される遅延
信号を選択して左右ヘツドホンユニツト４４ｒ，
４４ｌとも遅延信号を供給する。 以上説明したように、この発明によれば、原音
響信号を原音響信号供給経路を介してヘツドホン
の一方のチヤンネルユニツトに供給し、原音響信
号を遅延回路で遅延した信号をヘツドホンの他方
のチヤンネルユニツトに供給して、左右の耳で聴
取される音のずれにより遅延効果を確認できるよ
うにしたので、音源と耳との距離が近づき、距離
による遅延時間の影響がなくなり、純粋に遅延回
路による遅延効果を確認でき、ごくわずかな遅延
時間や遅延時間差でも明確に識別することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図は第１図の信号遅延装置において、分
割された各メモリ領域における書込みアドレスと
読出しアドレスの関係を示す図、第３図は各モー
ドにおける第１図のメモリの分割状態を示す図、
第４図は各モードにおける第１図の信号遅延装置
の入出力の接続状態の等価回路を示す図、第５図
は各モードにおける第１図の信号遅延装置の動作
を示すフローチヤート、第６図ａ，ｂ，ｃはそれ
ぞれ１イン・モード、２イン・モード、４イン・
モード時における書込みアドレスと読出しアドレ
スの関係を示す図、第７図は第１図の制御回路１
４におけるモニタ時の入力チヤンネル選択動作を
示すフローチヤートである。 １〜４…入力端子、１４…制御回路（遅延時間
制御回路）、１５…メモリ（遅延回路）、１５ａ〜
１５ｅ…メモリ分割領域、２５〜３２…出力端
子、３３…キーボード（遅延時間設定手段）、４
０…モニタ回路、４４…ヘツドホン、４４ｒ…右
チヤンネルヘツドホンユニツト、４４ｌ…左チヤ
ンネルヘツドホンユニツト、１ch〜４ch…入力
チヤンネル、CH１〜CH８…出力チヤンネル。

Claims (1)

1. 【特許請求の範囲】 １ 入力される原音響信号の遅延信号を遅延時間
   を変えて生成することができる遅延回路と、 この遅延回路で生成された遅延信号を出力する
   出力端子と、 左右各チヤンネルユニツトを有するヘツドホン
   と、 前記原音響信号を前記ヘツドホンの一方のチヤ
   ンネルユニツトに供給する原音響信号供給経路
   と、 前記遅延回路で生成された遅延信号を前記ヘツ
   ドホンの他方のチヤンネルユニツトに供給する遅
   延信号供給経路と、 前記遅延回路で生成して前記遅延信号供給経路
   に供給する遅延信号の遅延時間を設定する遅延時
   間設定手段と、 前記遅延回路で生成して前記遅延信号供給経路
   に供給する遅延信号の遅延時間を前記遅延時間設
   定手段で設定された遅延時間に制御する遅延時間
   制御回路と を具備してなる信号遅延装置。