JPH05507590A

JPH05507590A - ディジタル―アナログ変換システム

Info

Publication number: JPH05507590A
Application number: JP90515600A
Authority: JP
Inventors: ジンザナー、ジエームズ、マシュー; ホ、セシル、ツチョー
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1990-07-30
Filing date: 1990-10-18
Publication date: 1993-10-28
Anticipated expiration: 2011-07-24
Also published as: EP0545923A1; WO1992002987A1; EP0545923B1; DE69015373T2; DE69015373D1; JP2516281B2; US4998108A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】高速高精度で大レンジのディジタル・アナログ変換器［技術分野］本発明は総括的に制御用途に使用されるディジタル・アナログ変換器に関する。

詳細にいえば、本発明はレンジが大きく、精度が高（、高処理速度のディジタル・アナログ変換システムに関する。

［背景技術］多くの制御用途において、コンピュータやセンサの出力などのディジタル信号をアナログ信号に変換し、制御を行うことが必要である。アナログ信号は通常、ディジタル・ワードの値に対応した電圧である。多くのこのような用途において、必要なディジタル・ワードのサイズは高精度な市販されているディジタル・アナログ変換器（ＤＡＣ）で利用可能なレンジよりも大きなものである。ＤＡＣのコストはレンジが１２ビツトのパフォーマンスから１６、さらには１８．２２ビツトのパフォーマンスへ増加するにしたがい、大幅に増加する。

さらに、このレンジの変換器は通常、高い精度及び高い速度を有していない。なお、ＤＡＣ変換器がディジタル・ワードをアナログ信号に変換する速度は、データ転送率あるいはビット伝送速度と呼ばれ、これらの用語は以下において互いに置き換えて使用されるものである。あるディジタル・ワードから他のものへ切り換える際にＤＡＣのアナログ信号のエラーが生じるため、データ転送率は制限されている。これらのエラーが収まる時間はＤＡＣのデータ転送率を決定する主要要因である。一方がディジタル・ワードの上位ビットを処理し、もう一方が下位ビットを処理する少なくとも２つのディジタル・アナログ変換器を組み合わせることによって、コストとパフォーマンスの問題に対処するいくつかの手法が試みられている。たとえば、１６ビツトのＤＡＣの用途において、一方のＤＡＣは２ °ないし２７のレンジに対応したビットを処理し、第２のＤＡＣは２８ないし２１６のレンジに対応したビットを処理する。これらの変換されたビットを表す電圧を次いで、抵抗ネットワークなどの適切な分圧器を使用して組み合わせ、全体的なアナログ値に対する各セットのビットの寄与を適切に評価する。この組み合わされた電圧はディジタル・ワードの値に対応している。

Ｇｕｍｍの米国特許第４４１０８７９号明細書においては、２つの限定された分解能のＤＡＣがカスケード接続され、一方がディジタル入力信号の下位ビットを変換し、他方が高位ビットを変換するようになっている。逐次近似技法を使用して、下位のＤＡＣをリセットする。Ｇｕｍｍの特許の装置は単一のＤＡＣを使用する場合よりも大きいレンジを提供するが、ＤＡＣの各々を独立して使用する場合よりも高い精度あるいは高いデータ転送率を提供するものではない。

Ａｌ　ｔｍａｎの米国特許第４５４４９１１号明細書は２つのＤＡ。

Ｃを組み合わせて、高い単調度、高い分解能、及び多くのステップを備えた大きなレンジを提供している。高位ＤＡＣを上方へ切り換えられ、下位ＤＡＣが下方へ切り換えられた場合、下位ＤＡＣのレンジが抵抗分圧器によって意図的に調節され、単一の高位ＤＡＣのステップよりも大きくなるため、出力エラーが生じる。切換えによるこのような出力エラーはグリッチといわれる。このグリッチは下位ＤＡＣを高速にサイクルさせ、２つのＤＡＣの組合せ出力が事前スイッチング出力と等しくなるようにし、かつ低域フィルタによってグリッチを平滑化することによって、修正される。Ａ　ｌ　ｔｍａｎの特許は増分が多い大きいレンジを提供するが、個々のＤＡＣを使用した場合よりも高い精度を提供するものではない。ＡｌｔｍａＨの特許は個々のＤＡＣを使用することによってもたらされるものよりも高い作動速度を提供するものでもない。

Ｈａｒｅｙａｍａの米国特許第４５０３４２１号は入力ディジタル信号を最上位ビットから最下位ビットまでの有意ビットのブロックに分割することを開示している。ディジタルからアナログへの変換をこれらのブロックの各々に対して行ってから、アナログ信号を合計する。Ｈａｒｅｙａｍａの特許は内部修正を行って、全体的な変換プロセスの精度を改善するが、Ｎ度とデータ転送率が異なる独立したＤＡＣ構成部分を使用していない。

５ａｎｄｆｏｒｄの米国特許第３９６７２７２号明細書は入力ディジタル・ワードを、上位ビットと下位ビットからなるブロックに分割し、次いで、単一のＤＡＣによってこれらのブロックのディジタル・アナログ変換を行っている。こうすることによって、５ａｎｄｆｏｒｃｌの特許はシステム速度を犠牲にして、少なくとも１個の変換器チップを節減している。

Ｖａｎ　ｄｅ　Ｐｌａｓｓｃｈｅの米国特許第４５７３００５号明細書は入力ディジタル信号をブロックに分割し、各ブロックを変換し、個々の変換から生じるアナログ信号の合計前にエラー補正手法が適用されるＤ’ＡＣを開示している。

Ｗｅｉｇａｎｄの米国特許第４４３０６４２号明細書には、結合されたＤＡＣの最終的なアナログ出力がディジタル入力の複合結果となるように、多数の同一のＤＡＣが作動させられる装置が開示されている。　Ｗｅｉｇａｎｄの特許は変換装置の上位ビットの遷移の影響を少なくすることによって、ディジタル・アナコグ信号の変換時のエラーを最小限のものとしている。しかしながら、Ｗｅｉｇａｎｄの特許は変換器の全体的な精度及びデータ転送率がその構成要素の１つよりも高（なることを開示していない。

上記の参照文献かられかるように、従来技術はディジタル入力ワードをブロックに分割し、これらのブロックに対して個別に操作を行う多くの手法を論じている。従来技術はきわめて大きなレンジの入力ディジタル・ワードに対して、高いデータ転送率及び高い精度で操作できる手法を開示していない。

［発明の開示コ従来技術の欠点は高精度及び高データ転送率で作動するレンジが大きいディジタル・アナログ変換システムに対するニーズが存在していることを示している。したがって、本発明の目的は、レンジの大きなディジタル・ワードを高速で変換できるＤＡＣシステムを提供することである。

本発明の他の目的は、レンジの大きなディジタル・ワードを高精度で変換できるＤＡＣシステムを提供することである。

本発明のさらに他の目的は、レンジの大きなディジタル・ワードを高データ転送率及び高精度でアナログ出力に変換するための方法を提供することである。

本発明のさらにまた他の目的は、所望のツール補正に対応するレンジの大きなディジタル・ワードを、この補正を実施するのに必要なアナログ出力に、高精度及び高速度で変換できるツール補正装置を提供することである。

本発明のこれら及びその他の目的によれば、上位ビットと下位ビットで構成されたディジタル・ワードを発生する論理システムを含むディジタル・アナログ変換器（ＤＡＣ）システムが提供される。システムは上位ビットを受け取り、第１のデータ転送率及び第１のレンジを有する第１のアナログ出力をもたらす第１ＤＡＣを有している。システムは下位ビットを受け取り、第２のアナログ出方をもたらす第２ＤＡＣも含んでいる。第２ＤＡＣは第２のデータ転送率と第２のレンジを有しており、第２のデータ転送率は第１ＤＡｃのデータ転送率よりも速くなっている。ディジタル・ワードを表す単一のアナログ信号を作成するために、第１及び第２のアナログ出力を組み合わせる手段が設けられている。組み合わされた出力のデータ転送率は第２ＤＡＣのデータ転送率と同程度の速さであり、そのレンジは第１のレンジと同程度の大きさである。

第１ＤＡＣのグリッチが所定の値に落ち着くまで、第１ＤＡＣのスイッチングを保持する回路を設けることによって、システムの精度を改善することができる。

第１及び第２ＤＡＣのスイッチングを同時に行うことによるグリッチは、必要に応じ同時スイッチングを回避する第１及び第２ＤＡＣのスイッチングを保持する付加的な回路を設けることによって回避できる。

本発明は大きなレンジのディジタル・ワードを高速、高精度でアナログ信号に変換する方法も提供する。この方法は上位ビットと下位ビットで構成されたディジタル・ワードを発生することを含んでいる。上位ビットは次いで、第１のデータ転送率及び第１のレンジを有するＤＡＣの第１のアナログ出力に変換される。下位ビットは第２のデータ転送率及び第２のレンジを有する第２ＤＡＣの第２のアナログ出力に変換される。これらのアナログ出力は次いで組み合わされ、ディジタル・ワードを表すアナログ信号を生じる。組み合わされた出力のデータ転送率は第２のデータ転送率と同程度であり、レンジは第１のレンジと同程度である。

より具体的な実施例において、本発明はツールの位置を決定するための手段をまず含んでいるツール補正システムを提供する。次いで、論理システムがツールの位置を所定の位置と比較し、上位ビットと下位ビットで構成され、ツールの位置と所定の位置の間の差に対応しているディジタル・ワードを発生する。システムはこの場合、第１及び第２のＤＡＣを含んでいる。第１ＤＡｃは第１のデータ転送率及び第１のレンジを有しており、上位ビットに対応する第１のアナログ出力をもたらす。第２ＤＡＣは第１のデータ転送率よりも高速な第２のデータ転送率及び第２のレンジを有しており、下位ビットを受け取り、これらを第２のアナログ出力に変換する。

システムはこの場合、２つのアナログ出力を組み合わせて、アナログ信号をもたらす回路を有している。アナログ信号のデータ転送率は第２ＤＡＣのデータ転送率と同程度の速度であり、そのレンジは第１のレンジと同程度の大きさである。

システムは最後にアナログ信号に対応する補正信号をツールに印加するための手段を含んでいる。

本発明の上記及びその他の目的、特徴、及び利点は添付図面に示すように本発明の好ましい実施例の以下の詳細な説明から明らかとなろう。

口図面の簡単な説明コ本開示の実質的な部分を形成する添付図面において、第１図は本発明を構成するシステムの略ブロック図である。

第２図はシステムの第１ＤＡＣ１第２ＤＡＣ，追跡保持増幅器、及び総出力の波形を示す図である。

第３図は電子ビーム露光システムの偏向を補正する際のツールの補正のために使用するＤＡＣシステムのブロック図である。

［発明の好ましい実施例コ本発明の図面、特に第１図には、本発明によるＤＡＣシステム１０が詳細に示されている。ＤＡＣシステム１０は論理システム１８を含んでおり、これは増分／減分ライン１６上の制御システム１５からの信号に応じて、上位ビットと下位ビットで構成されたディジタル・ワードをもたらす。制御システム１５は論理システム１８にライン１７でクロック信号ももたらす。制御システム１５を使用して、電子基板の電子ビーム加工、すなわち、たとえば、パターン化のためのウェハ及びマスクの電子ビーム露光を制御することができる。論理システム１８の内部には、ディジタル信号をカウントするカウンタ、カウンタ内のカウントの上位ビットを表す信号の第１のセットを発生する高位回路、及びカウンタ内の下位ビットを表す信号の第２のセットを発生する下位回路がある。

第１図に示す実施例において、ディジタル・ワードは１５ビツトのワードであって、最大２１５すなわち３２７６８という値を持っている。この例において、上位ビットはディジタル・ワードのバス１９の上位１１ビツトであり、下位ビットはディジタル・ワードのバス２０の下位６ビツトであって、上位ビットと下位ビットの間に２ビツトのオーバラップがもたらされる。この例は本発明の好ましい実施例ではあるが、ディジタル・ワードのレンジは利用可能なりＡＣのレンジによってのみ制限される。

論理システム１８から、バス１９は第１　ＤＡＣ２１に接続しており、このＤＡＣは第１データ転送率及び第ルンジを有している。第１ＤＡＣ２１は上位ビット１９を受け取り、第１のアナログ出力２８をもたらす。第１ＤＡＣは第１ＤＡＣのレンジに関して第１の精度を有している。第１ＤＡＣ２１などのＤＡＣは通常下位ビット数百側程度の大きなグリッチ、ならびに２００ＫＨｚ以下の低いデータ転送率を有している。本発明の好ましい実施例において、第１　ＤＡＣ２１はＢｕｒｒ−Ｂｒｏｗｎ　Ｃｏｒｐｏｒａｔｉｏｎ製造のＤＡＣ７１１である。ＤＡＣ７１１は１６ビツトのＤＡＣであり、１５ビツトの真精度と、グリッチが整定する４、０μ秒の整定時間を有している。

システム１８はバス２ｏによって、第２のデータ転送率及び第２のレンジを有する第２ＤＡＣ２２にも接続されている。

第２ＤＡＣ２２は下位ビット２０を受け取り、第２のアナログ出力２９をもたらす。本発明で特に重要なのは、第２ＤＡＣ２２のデータ転送率が第１ＤＡＣ２１のものよりも高いということである。第２　ＤＡＣ２２のようなレンジの低い市販のＤＡＣは通常、大きなレンジを有するＤＡＣよりもはるかに速い速度を有している。第２ＤＡＣ２２は第２の精度も有している。第２ＤＡＣ２２の絶対精度は第１ＤＡｃ２１のものよりも高いが、そのレンジに関する精度は第１ＤＡＣ２１のものよりも低いものである。本発明の好ましい実施例において、第２ＤＡＣ２２はＢｕｒｒ−Ｂｒｏｗｎ　Ｃｏｒｐｏｒａｔｉｏｎが製造している１２ビツトのＤＡＣ６３である。

アナログ出力２８．２９は次いで追跡保持増幅器２４、高周波フィルタ２５、及び整合ＲＣフィルタ２６に接続される。

これらの構成要素の機能については、追って詳述する。

第１及び第２アナログ出力２８．２９を組み合わせて、論理システムから受け取った総カウントを表すディジタル・ワードを表すアナログ信号を生成する手段が設けられている。

第１図に示す実施例において、この組合せ手段は加算増幅器３２である。加算増幅器３２からの組合せ出力２７の最大速度は第２ＤＡＣ２２のデータ転送率と同程度であり、本実施例では２ＭＨｚである。この速度は増分／減分信号１６の最大予想ビット伝送速度に基づくものであり、Ｂｕｒｒ−ＢｒｏｗｎのＤＡＣ６３によって制限されるものではない。組合せ出力２７のレンジは第１ＤＡｃ２１のレンジと同程度である。上位ビットと下位ビットは少なくともエビットオーバラップしており、前述したように、第１図に示す実施例では２ビツトのオーバラップがある。上位ビットと下位ビットがオーバラップしている場合、組合せ手段は第１及び第２のレンジのオーバラップを補償する、加算増幅器３２の適切な値の抵抗分圧器などの手段を含んでいる。

第２図には、ＤＡＣの波形を表す例が示されている。第２ＤＡＣ２２の出力２９は階段状で、１ビツトの増分を示している。第１図及び第２図に示す実施例において、上位ビットと下位ビットとの間に２ビツトのオーバラップがあるので、各上位ビットの増分に対して２４＝１６の最下位ビットの増分があり、下位ビット・バス２０の実際の幅である２’＝６４ではない。図は段階状に増加する出力２９を示しているが、もちろんこれは説明のためだけのちのである。増分の方向は増分／減分信号１６によって左右される。図は一定時間間隔での増分も示しているが、これも説明のためだけのものである。

これらの増分のビット伝送速度、したがってシステム速度は、ディジタル・ワードを発生するコンピュータまたはセンサの出力によって決定され、この変動は増分／減分信号１６に反映される。本発明の好ましい実施例において、このビット伝送速度は２ＭＨｚのシステム速度に対応した５００ｎｓｅｃ／ビット程度である。

第２ＤＡＣの出力２９の値は第２ＤＡＣ２２のフル・スケール３６の半分に達し、時間Ｔｏにおいて、第１ＤＡＣの出力２８は増加させられ、増分は１６個の下位ビットに対応しているが、第２ＤＡＣの出力２９と合計されずに、総出力２７を構成する。前述したように数百側の下位ビットになる整定時間中の第１ＤＡＣ２１のスイッチング・グリッチを回避するために、論理システムはこれらのグリッチが所定の値に落ち着くまで、第１ＤＡＣ２１のスイッチングを保持する第１手段を含んでいる。さらに、第１図において、論理システム１８は追跡保持信号２３を、この第１スイッチング保持手段に含まれている追跡保持増幅器２４に送る。

システムのライン２７上の総出力は第２ＤＡＣの出力２９とライン３０上の追跡保持増幅器２４の出力の和である。第２図かられかるように、追跡保持信号３ｏは、ライン３７上で論理１８からの信号に応じたＴＯにおける第１ＤＡＣのスイッチング前に、第１　ＤＡＣの出力２８を追跡する。追跡保持増幅器は次いで、時間Ｔｏから時間Ｔ１への第１ＤＡＣ２１の事前スイッチング・レベル５２で保持する。次いで、保持から追跡への遷移５０が、論理システム１８からの信号２３に応じてＴ１で発生し、追跡保持増幅器は第１　ＤＡＣ２１の事後スイッチング・レベル５１を追跡する。第１ＤＡＣが、したがって追跡保持増幅器２４が１６個の下位ビットに対応する増分だけ増加させられた場合、第２ＤＡＣ２２はライン３４上の論理１８からの信号に応じて減少させられ、その範囲はフル・スケールの半分のプラス方向に３６個分またはマイナス方向に３７個分のものとなる。

図示の実施例において、第１ＤＡＣの８力２８と第２ＤＡＣの出力２９の和はデータ転送率に応じて、ＴＯ後６．５〜８．５μ秒の間保持されるので、ディジタル・スイッチングによる第１　ＤＡＣ２１のグリッチは１個の下位ビット以内に整定する。このレンジの変化の理由については以下で詳細に説明する。第２ＤＡＣ２２はこの期間の間も依然として増加を続ける。保持から追跡への遷移前に、第２ＤＡＣ２２が増加するのか、減少するのかにもよるが、第２ＤＡＣがオーバフローまたはアンダフローすることはない。第２図に示す実施例において、第２ＤＡＣは時間Ｔ１で最大範囲３９まで増加し、この時点で、第１ＤＡＣ２１のグリッチが整定しているので、追跡保持可能信号２３が保持から追跡５０に切り替わることができる。第２ＤＡＣ２２は次いで下方へ１６個の下位ビット４０をスイッチングするので、第２ＤＡＣ２２は正規のレンジのフル・スケールの半分のプラス方向に３６個分またはマイナス方向に３７個分の範囲内に保持される。

両方のＤＡＣがスイッチングするときのグリッチを排除するために、論理システムはさらに第１及び第２ＤＡＣのスイッチングを保持する第２の手段を含んでいるので、第１及び第２ＤＡＣが同時に増加または減少することはない。ライン上の追跡保持可能信号２３は第２ＤＡＣ２２のスイッチングと合致するように慎重に遅延させられる。増分ビット伝送速度が、図示の実施例では２μ秒／ビットである所定の値よりも、遅い場合、所定の間隔の時間ウィンドウが設定され、Ｔ。

後所定の時間で開始される。図示の実施例では、Ｔｏ後６μ秒で１μ秒のウィンドウである。第２ＤＡＣ２２の増加または減少がこのウィンドウ内になければならない場合、増分または減分信号がライン３４上の論理１８からの信号によって、６．５μ秒における保持から追跡への遷移後５００ｎｓまで遅延させられるので、同時スイッチングは発生しない。増分ビット伝送速度が所定の値よりも大きい場合、保持から追跡への遷移が遅延させられ、次のビット変化後に発生するようになる。これによって、所定の期間内に２つ以上のビット変位が生じないようになる。本発明の図示の実施例において、ノイズを防止するための第１及び第２ＤＡＣのスイッチングのこの遅延によって、出力の合計が６．５−８．５μ秒の間遅延されるが、正確な時間はデータ転送率及び増分信号の到着時間によって決定される。第２図における３９から４０への第２ＤＡＣの変位は常に、第２ＤＡＣの出力２９がプラス方向またはマイナス方向に第２ＤＡＣ２２の全レンジを超える前に生じる。それ故、第１のスイッチングの保持は第２のＤＡＣの出力が第２のＤＡＣのレンジの半分をプラス方向またはマイナス方向に超えたときに生じ、第１及び第２のスイッチングの保持は第２のＤＡＣの出力が第２のＤＡＣのレンジをプラス方向またはマイナス方向に超える前に終了する。

スイッチング・グリッチをさらに確実に小さくするために、システムはさらに結合手段前に第２のアナログ出力２９をフィルタするための第１高周波フィルタ手段２５を含んでいる。

好ましい実施例において、第２ＤＡＣの出°力２９はスパイクを除去するために高周波誘導子−抵抗フィルタ２５によってフィルタされる。

フィルタリングをさらに第２の手段２６によって行って、結合手段前に第１及び第２のアナログ信号の各々をフィルタするが、この第２のフィルタ手段は同じ時間定数を有するフィルタ要素を含んでいる。好ましい実施例において、追跡保持増幅器の出力３ｏ及び第２ＤＡＣ２２の高周波フィルタされた出力２９は、同じ時間定数を有しており、したがって互いにマツチするように調整された抵抗−コンデンサ・フィルタである低周波マツチングＲＣフィルタ２６によってフィルタされる。フィルタされた出力３０．２９は次いで加算増幅器３２で合計される。

得られる総和電圧２７は１個未満の下位ビットの変動を含んでいる。この好ましい実施例において、出力全体はそれ故、２ＭＨｚという最大データ転送率の２１５というレンジ全体にわたり下位ビット１個という精度を達成する。

上述したように、最大システム・データ転送率は、ディジタル・ワードを生成するコンピュータまたはセンサの出力に基づいて選択される。本発明の図示の実施例において、この速度は２ＭＨｚすなわち５００ナノ秒／ビットである。上述のスイッチング保持手段は、第２ＤＡＣ２２がＴｏからＴ１までの間隔の間その６ビツトのレンジのプラスの全範囲からオーバフローしないようにする。

他の用途でもつと高いデータ転送率が必要とされる場合には、第１ＤＡｃ２１と第２ＤＡＣ２２の間のビットの異なる配分を使用することができる。たとえば、バス１９が９ビツトの幅になるように設計されており、バス２ｏが８ビツトの幅になるように設計されており、本実施例におけるように、バスの間に２ビツトのオーバラップがあるとした場合、１２５ナノ秒／ビットすなわち８ＭＨｚのデータ転送率がＴｏからＴ１までの間隔の間で第２ＤＡＣのオーバフローを起こすことなく、達成可能である。用途の要件によっては、バス２０の幅を適切に選択することによって、システムの作動速度を第２　ＤＡＣ２２のデータ転送率と同程度にすることができる。１７ビツトの真の精度を有している１８ビツトのＢｕｒｒ−Ｂｒｏｗｎ　７２９などのより進歩した第１ＤＡＣを使用した場合、１７ビツトという高速度で、高い精度の複合ＤＡＣを達成することができる。もっとすぐれた構成部品を利用できるようになった場合に、本発明がもつと広いレンジ及びデータ転送率の同様な精度を包含するものであることが、明らかであろう。

上記の説明は本発明のシステムがディジタル・ワードを、速い速度、大きなレンジ、ならびに高い精度でアナログ信号に変換するための方法を提供することを実証している。この方法はまず、上位ビットと下位ビットとで構成されたディジタル・ワードを発生するステップを含んでいる。次のステップは第１のデータ転送率と第１のレンジを有する第１　ＤＡＣによって上位ビットを第１のアナログ出力に変換し、かつ第２のデータ転送率と、第２のレンジを有する第２ＤＡＣによって下位ビットを第２のアナログ出力に変換することを含んでいる。この方法はさらに、第１及び第２のアナログ出力を組み合わせ、ディジタル・ワードを表すアナログ信号を生成することを含んでおり、この場合、組み合わせた出力のデータ転送率は第２のデータ転送率と同程度であり、かつ組み合わせた出力のレンジは第１のレンジと同程度である。

変換方法はさらに、グリッチが所定の値以内に整定するまでの第１ＤＡＣのスイッチングの第１の保持と、かつ第１及び第２ＤＡＣが同時にスイッチングしないようにする、第１及び第２ＤＡＣのスイッチングの第２の保持とを含んでいる。

第２ＤＡＣのレンジの使用を最適化し、しかも第２ＤＡＣのオーバフローを防止するために、第１のスイッチングの保持は、第２ＤＡＣの出力が第２ＤＡＣのレンジの半分をプラスまたはマイナス方向に超えたときに生じ、第１及び第２のスイッチングの保持は両方とも、第２ＤＡＣの出力が第２ＤＡＣのレンジをプラスまたはマイナス方向に超える前に終了する。

変換方法の精度はアナログ出力の組合せ前の第２のアナログ出力の第１のフィルタリングと、アナログ出力の組合せ前の第１及び第２のアナログ出力の各々の第２のフィルタリングによって改善され、第２のフィルタリングはアナログ出力の各々に対するものと同じ時間定数を有している。

第３図には、本発明の他の実施例であるツール補正システムが示されている。好ましい実施例において、ツール補正システムはウェハ及びマスクの露光に対する電子基板への電子ビームの正確な配置を行うためのシステムである。電子ビーム発生器４６が電子ビーム４５を発生し、ビームは偏向コイル４４によって偏向されてから、基板４３に衝突する。

ツール補正システムは制御システム１５に対する入力としてライン４２に信号を発生するレーザ干渉計などのツールの位置を判定する手段を含んでいる。システムは一部が制御システム１５に配置されており、測定したツール位置を所定の位置と比較する論理システムを含んでいる。ツール補正システムは本発明の前述したＤＡＣシステム１０を含んでいる。

ツール補正システムの論理システムはＤＡＣシステム１０の上位ビットと下位ビットで構成されたディジタル・ワードも発生する。このディジタル・ワードはツールの位置と所定の位置の間の差に対応している。このＤＡＣシステムは第１ＤＡＣ１第２ＤＡＣ、スイッチング保持手段などのすべての前述した要素を含んでいる。ＤＡＣシステムのライン２７の組合せ出力は、制御システム１５に対する入力である補正信号を含んでいる。補正システムは最後に、ＤＡＣシステムの組合せアナログ出力に対応する補正信号を、ツールに印加する手段を含んでいる。

この手段は偏向コイル４４に電子ビーム４５を、希望する補正を達成するのに必要な量だけ偏向させる信号をライン４１上に発生する、制御システム１５の回路を含んでいてもかまわない。

位置判定手段の遅延、ＤＡＣシステムのフィルタリング手段の遅延、アナログ補正信号をツールに印加する際の遅延を含む、ツール補正システム固有のい（つかの遅延がある。電子ビーム露光装置のステージなどのワークピース°ホルダを高速で移動させた場合に、これらの遅延は誤差を生じさせることがある。この誤差はワークピース・ホルダを駆動する装置の出力から得られる、ワークピース・ホルダの速度に比例した補正電流を偏向コイル４４に印加することによって補正できる。

上述のツール補正システムはツールの位置を補正する方法を提供するものであり、この方法はツールの位置を判定し、ツールの位置を所定の位置と比較することを含んでいる。この方法はさらに、上位ビットと下位ビットで構成されたディジタル・ワードも発生する。このディジタル・ワードはツールの位置と所定の位置の間の差に対応している。

次のステップは第１のデータ転送率と第１のレンジを有する第１ＤＡｃによって上位ビットを第１のアナログ出力に変換し、かつ第２のデータ転送率と第２のレンジを有する第２ＤＡＣによって下位ビットを第２のアナログ出力に変換することを含んでいる。この方法はさらに、第１及び第２のアナログ出力を組み合わせ、ディジタル・ワードを表すアナログ信号を生成することを含んでおり、この場合、組み合わせた出力のデータ転送率は第２のデータ転送率と同程度であり、かつ組み合わせた出力のレンジは第１のレンジと同程度である。この方法は最後に、組合せアナログ信号に対応する補正信号を、ツールに印加する手段を含んでいる。

この方法の精度はグリッチが所定の値以内に整定するまでの第１ＤＡＣのスイッチングの第１の保持と、かつ第１及び第２ＤＡＣが同時にスイッチングしないようにする、第１及び第２ＤＡＣのスイッチングの第２の保持という追加ステップによって改善される。第２ＤＡＣの出力が第２ＤＡＣのレンジの半分をプラスまたはマイナス方向に超えたときに第１のスイッチングの保持が生じること、ならびに第２ＤＡＣの出力が第２ＤＡＣのレンジをプラスまたはマイナス方向に超える前に第１及び第２のスイッチングの保持が両方とも終了することによって、第２ＤＡＣのオーバフローが防止され、第２ＤＡＣのレンジの使用が最適化される。

本発明を好ましい実施例を参照して図示説明したが、本発明が本明細書に開示した正確な構成に限定されるものではなく、以下の請求の範囲で画定される本発明の精神に属するすべての変更及び改変に関する権利が保留されていることを理解されたい。

手続補正書（自発）平成５年１月２９日

Claims

【特許請求の範囲】

１．上位ピットと下位ピットとで構成されたディジタル・ワードをもたらす論理システムと、上位ビットを受け取り、第１のアナログ出力をもたらす、第１のデータ転送率及び第１のレンジを有する第１ＤＡＣと、下位ビットを受け取り、第２のアナログ出力をもたらす、第１データ転送率よりも高速な第２のデータ転送率及び第２のレンジを有する第２ＤＡＣと、第１と第２のアナログ出力を組み合わせて、ディジタル・ワードを表すアナログ信号を生成する手段とからなり、組み合わされた出力のデータ転送率が第２のデータ転送率と同程度であり、組み合わされた出力のレンジが第１のレンジと同程度であるディジタル・アナログ変換器（ＤＡＣ）システム。
２．論理システムがグリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを保持する第１の手段を含んでいる請求項１記載のＤＡＣシステム。
３．論理システムが第１及び第２ＤＡＣのスイッチングを保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにする第２の手段をさらに含んでいる請求項２記載のＤＡＣシステム。
４．第１及び第２のスイッチング保持手段が追跡保持増幅器を含んでいる請求項３記載のＤＡＣシステム。
５．第１ＤＡＣが第１のレンジに関して第１の精度を有しており、第２ＤＡＣが第２のレンジに関して第２の精度を有しており、第２の精度が第１の精度よりも下である請求項１記載のＤＡＣシステム。
６．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項３記載のＤＡＣシステム。
７．組合せ手段の前に、第２のアナログ出力をフィルタする手段をさらに含んでいる請求項３記載のシステム。
８．組合せ手段の前に、第１及び第２のアナログ出力の各々をフィルタする第２の手段をさらに含んでおり、第２のフィルタ手段が同じ時間定数を有するフィルタ要素を含んでいる請求項７記載のシステム。
９．上位ビットと下位ビットとで構成されたディジタル・ワードをもたらす論理システムと、上位ビットを受け取り、第１のアナログ出力をもたらす、第１のデータ転送率を有する第１ＤＡＣと、下位ビットを受け取り、第２のアナログ出力をもたらす、第１チータ転送率よりも高速な第２のデータ転送率を有する第２ＤＡＣと、第１と第２のアナログ出力を組み合わせて、ディジタル・ワードを表すアナログ信号を生成する手段とからなり、組み合わされた出力のデータ転送率が第２のデータ転送率と同程度であり、論理システムがグリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを保持する第１の手段を含んでいるディジタル・アナログ変換器（ＤＡＣ）システム。
１０．論理システムが第１及び第２ＤＡＣのスイッチングを保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにする第２の手段をさらに含んでいる請求項９記載のＤＡＣシステム。
１１．上位ビットと下位ビットが少なくとも１ピット、オーバラップしている請求項１０記載のシステム。
１２．組合せ手段が上位ピット及び下位ビットのオーバラップを補償する手段を含んでいる請求項１１記載のシステム。
１３．第１ＤＡＣが第１のレンジを有しており、第２ＤＡＣが第２のレンジを有しており、組み合わせた出力のレンジが第１のレンジよりも大きい請求項１０記載のシステム。
１４．第１及び第２のスイッチング保持手段が追跡及び保持増幅器を含んでいる請求項１０記載のＤＡＣシステム。
１５．第１ＤＡＣが第１のレンジに関して第１の精度を有しており、第２ＤＡＣが第２のレンジに関して第２の精度を有しており、第２の精度が第１の精度よりも下である請求項１３記載のＤＡＣシステム。
１６．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項１０記載のＤＡＣシステム。
１７．組合せ手段の前に、第２のアナログ出力をフィルタする第１の手段をさらに含んでいる請求項１０記載のシステム。
１８．組合せ手段の前に、第１及び第２のアナログ出力の各々をフィルタする第２の手段をさらに含んでおり、第２のフィルタ手段が同じ時間定数を有するフィルタ要素を含んでいる請求項１７記載のシステム。
１９．ツールの位置を判定する手段と、ツールの位置を所定の位置と比較し、上位ビットと下位ビットとで構成され、ツールの位置と所定の位置の間の差に対応しているディジタル・ワードを発生する手段を含んでいる論理システムと、上位ビットを受け取り、第１のアナログ出力をもたらす、第１のデータ転送率及び第１のレンジを有する第１ＤＡＣと、下位ビットを受け取り、第２のアナログ出力をもたらす、第１データ転送率よりも高速な第２のデータ転送率及び第２のレンジを有する第２ＤＡＣと、第１と第２のアナログ出力を組み合わせて、ディジタル・ワードを表すアナログ信号を生成する手段とからなり、組み合わされた出力のデータ転送率が第２のデータ転送率と同程度であり、組み合わされた出力のレンジが第１のレンジと同程度であり、さらに、アナログ信号に対応した補正信号をツールに印加する手段とからなるツール補正システム。
２０．論理システムがグリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを保持する第１の手段を含んでいる請求項１９記載のツール補正システム。
２１．論理システムが第１及び第２ＤＡＣのスイッチングを保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにする第２の手段をさらに含んでいる請求項２０記載のツール補正システム。
２２．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項２１記載のツール補正システム。
２３．ディジタル信号をカウントするカウンタ、カウンタ内のカウントの上位ピットを表す信号の第１のセットを発生する高位手段、カウンタ内のカウントの下位ビットを表す信号の第２のセットを発生する下位手段を含んでいる論理システムと、論理システムから上位ビットを表す第１セットの信号を受け取るための、第１のデータ転送率及び第１のレンジを有し、第１のレンジに関して第１の精度を備えている第１ＤＡＣと、論理システムから下位ビットを表す第２セットの信号を受け取るための、第２のデータ転送率及び第２のレンジを有しており、第２のレンジに関して第２の精度を備えており、第２のデータ転送率が第１のデータ転送率よりも高く、第２の精度が第１の精度よりも下である第２ＤＡＣと、第１及び第２ＤＡＣのアナログ出力をアナログ信号の形で、論理システムから受け取った総カウントを表すアナログ信号である組合せ出力に組み合わせる手段とからなるディジタル・アナログ変換器（ＤＡＣ）システム。
２４．論理システムがグリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを保持する第１の手段を含んでいる請求項２３記載のＤＡＣシステム。
２５．論理システムが第１及び第２ＤＡＣのスイッチングを保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにする第２の手段をさらに含んでいる請求項２４記載のＤＡＣシステム。
２６．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項２５記載のＤＡＣシステム。
２７．上位ビットと下位ビットが少なくとも１ビット、オーバラップしている請求項２３記載のシステム。
２８．組合せ手段が上位ビット及び下位ビットのオーバラップを補償する手段を含んでいる請求項２７記載のシステム。
２９．上位ピット及び下位ピットで構成されたディジタル・ワードを発生し、第１のデータ転送率及び第１のレンジを有する第１ディジタル・アナログ変換器（ＤＡＣ）によって、上位ピットを第１のアナログ出力に変換し、第２のデータ転送率及び第２のレンジを有する第２ディジタル・アナログ変換器（ＤＡＣ）によって、下位ビットを第２のアナログ出力に変換し、第１及び第２のアナログ出力を組み合わせ、ディジタル・ワードを表すアナログ信号を生成するステップからなり、組合せ出力のデータ転送率が第２のデータ転送率と同程度であり、組合せ出力のレンジが第１のレンジと同程度である速い速度、大きいレンジ、及び高い精度でディジタル・ワードをアナログ信号に変換する方法。
３０．グリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを第１に保持することをさらに含んでいる請求項２９記載の方法。
３１．論理システムが第１及び第２ＤＡＣのスイッチングを第２に保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにすることをさらに含んでいる請求項３０記載の方法。
３２．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項３１記載の方法。
３３．第１及び第２のアナログ出力の組合わせ前に第２のアナログ出力を第１にフィルタすることをさらに含んでいる請求項２９記載の方法。
３４．アナログ出力の組合せ前に第１及び第２のアナログ出力の各々を第２にフィルタすることをさらに含んでおり、第２のフィルタリングがアナログ出力の各々に対するものと同じ時間定数を有している請求項３３記載の方法。
３５．ツールの位置を判定し、ツールの位置を所定の位置と比較し、上位ビットと下位ビットとで構成され、ツールの位置と所定の位置の間の差に対応しているディジタル・ワードを発生し、第１のデータ転送率及び第１のレンジを有する第１ディジタル・アナログ変換器（ＤＡＣ）によって、上位ビットを第１のアナログ出力に変換し、第２のデータ転送率及び第２のレンジを有する第２ディジタル・アナログ変換器（ＤＡＣ）によって、下位ビットを第２のアナログ出力に変換し、第１及び第２のアナログ出力を組み合わせ、ディジタル・ワードを表すアナログ信号を生成するステップからなり、組合せ出力のデータ転送率が第２のデータ転送率と同程度であり、組合せ出力のレンジが第１のレンジと同程度であり、アナログ信号に対応する補正信号をツールに印加するステップからなるツールの位置を補正する方法。
３６．グリッチが所定の値内に整定するまで第１ＤＡＣのスイッチングを第１に保持することをさらに含んでいる請求項３５記載の方法。
３７．論理システムが第１及び第２ＤＡＣのスイッチングを第２に保持し、第１及び第２ＤＡＣが同時にスイッチングを行わないようにすることをさらに含んでいる請求項３６記載の方法。
３８．第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジの半分を超えた場合に、第１のスイッチングの保持が生じ、第２ＤＡＣの出力がプラス方向またはマイナス方向に第２のレンジを超える前に、第１及び第２両方のスイッチングの保持が終了する請求項３７記載の方法。