JPH0550780B2 - - Google Patents
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- JPH0550780B2 JPH0550780B2 JP87239517A JP23951787A JPH0550780B2 JP H0550780 B2 JPH0550780 B2 JP H0550780B2 JP 87239517 A JP87239517 A JP 87239517A JP 23951787 A JP23951787 A JP 23951787A JP H0550780 B2 JPH0550780 B2 JP H0550780B2
- Authority
- JP
- Japan
- Prior art keywords
- processing module
- wiring
- grid
- grid point
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリント配線板や大規模集積回路
(LSI)チツプ等の配線設計を自動的に行うため
に用いられる配線経路探索方式に関する。
(LSI)チツプ等の配線設計を自動的に行うため
に用いられる配線経路探索方式に関する。
Computer Aided Design(CAD)システム等
で配線の自動設計に用いられる従来の経路探索方
式の一例が特開昭61−199166号公報に示されてい
る。この公報に記載された方式では、配線経路探
索時の配線障害データとして、初期化処理時入力
される固定的な障害データが採用されている。こ
の方式では。さらに、1区間配線完了毎に発見さ
れた配線経路位置の格子点に対して、全面的な配
線禁止データのみがセツトされる。このデータは
該格子点に対して全く配線が進行できないことを
示す。
で配線の自動設計に用いられる従来の経路探索方
式の一例が特開昭61−199166号公報に示されてい
る。この公報に記載された方式では、配線経路探
索時の配線障害データとして、初期化処理時入力
される固定的な障害データが採用されている。こ
の方式では。さらに、1区間配線完了毎に発見さ
れた配線経路位置の格子点に対して、全面的な配
線禁止データのみがセツトされる。このデータは
該格子点に対して全く配線が進行できないことを
示す。
したがつて、2層の配線格子を有するプリント
配線基板やLSIの配線設計時、片側の層における
他の配線が走行している場合でも、もう一方の層
で配線経路探索を全く自由に行なえる。この結
果、片側層における走行配線と他の層における同
じ水平座標を有する走行配線とが、上下で平行し
て走行することにより大きなクロストークが発生
し、回路が誤動作するという欠点がある。
配線基板やLSIの配線設計時、片側の層における
他の配線が走行している場合でも、もう一方の層
で配線経路探索を全く自由に行なえる。この結
果、片側層における走行配線と他の層における同
じ水平座標を有する走行配線とが、上下で平行し
て走行することにより大きなクロストークが発生
し、回路が誤動作するという欠点がある。
本発明の配線経路探索方式は、配線を禁止する
配線禁止データと、特定方向の配線を禁止するト
ラツク禁止データとからなる障害物を、前記多層
平面の各格子点ごとに保持するグリツドマツプ
と、前記障害物を避けて配線経路を探索し、決定
する決定手段と、前記決定手段により決定された
配線経路の各線分について、該線分の真上の隣接
格子点および真下の隣接格子点の少なくとも一方
において該線分データと同一方向の配線が禁止さ
れるように、前記グリツドマツプに前記トラツク
禁止データを設定する発生手段とを有する。
配線禁止データと、特定方向の配線を禁止するト
ラツク禁止データとからなる障害物を、前記多層
平面の各格子点ごとに保持するグリツドマツプ
と、前記障害物を避けて配線経路を探索し、決定
する決定手段と、前記決定手段により決定された
配線経路の各線分について、該線分の真上の隣接
格子点および真下の隣接格子点の少なくとも一方
において該線分データと同一方向の配線が禁止さ
れるように、前記グリツドマツプに前記トラツク
禁止データを設定する発生手段とを有する。
次に本発明の最適な一実施例について図面を参
照して詳細に説明する。
照して詳細に説明する。
第1図を参照すると、本発明の一実施例は、基
板の配線経路を示すための6×6の格子点におけ
る配線禁止データを表示するためのグリツドマツ
プ117、このグリツドマツプ117を初期化す
るための処理モジユール101、フアイルOBS
113から入力された部品ピンデータにもとづい
て計算されたグリツドマツプ117の位置にフア
イルOBS113から与えられる配線禁止データ、
Xトラツク禁止データ及びYトラツク禁止データ
を与える処理モジユール102、フアイルPAT1
114から与えられる既配線部品として予め確
保しておきたい経路を示す経路データを障害物情
報としてグリツドマツプ117にセツトするとと
もに、該経路データの存在する層と反対側の層に
経路データ走行方向と同一方向の配線走行を禁止
するためのXトラツク禁止データもしくはYトラ
ツク禁止データをグリツドマツプ117にセツト
するための処理モジユール103、未処理の配線
区間の存在の有無を判定する処理モジユール10
4、フアイルCON115から始点の格子点位置
情報と終点の格子点位置情報とを含む未処理の配
線区間データの1つを入力し、インタフエーステ
ーブル116にセツトする処理モジユール10
5、インタフエーステーブル116からの配線デ
ータに基づきグリツドマツプ117を参照して障
害物を避けて配線経路を探索し、配線経路の発見
に応答して発見された配線経路に対する複数の格
子点位置情報からなる経路データをインタフエー
ステーブル116に格納する処理モジユール10
6、この処理モジユール106で配線経路を発見
したか否かを判断する処理モジユール107、こ
の処理モジユール107での配線経路発見の判断
に応答してインタフエーステーブル116の配線
データ内で未処理の線分データが存在するか否か
を判断する処理モジユール108、この処理モジ
ユール108での未処理の線分データ存在の判断
に応答してインタフエーステーブル116から未
処理の線分データを取り出す処理モジユール10
9、線分データを配線経路探索における障害物と
してグリツドマツプ117にセツトする処理モジ
ユール110、線分データを配線結果としてフア
イルPAT2 118に出力する処理モジユール1
11、及び線分データ存在層と反対の層に線分デ
ータと同一方向の配線を禁止するためのトラツク
禁止データをグリツドマツプ117にセツトし処
理モジユール108に制御を移す処理モジユール
112から構成されている。
板の配線経路を示すための6×6の格子点におけ
る配線禁止データを表示するためのグリツドマツ
プ117、このグリツドマツプ117を初期化す
るための処理モジユール101、フアイルOBS
113から入力された部品ピンデータにもとづい
て計算されたグリツドマツプ117の位置にフア
イルOBS113から与えられる配線禁止データ、
Xトラツク禁止データ及びYトラツク禁止データ
を与える処理モジユール102、フアイルPAT1
114から与えられる既配線部品として予め確
保しておきたい経路を示す経路データを障害物情
報としてグリツドマツプ117にセツトするとと
もに、該経路データの存在する層と反対側の層に
経路データ走行方向と同一方向の配線走行を禁止
するためのXトラツク禁止データもしくはYトラ
ツク禁止データをグリツドマツプ117にセツト
するための処理モジユール103、未処理の配線
区間の存在の有無を判定する処理モジユール10
4、フアイルCON115から始点の格子点位置
情報と終点の格子点位置情報とを含む未処理の配
線区間データの1つを入力し、インタフエーステ
ーブル116にセツトする処理モジユール10
5、インタフエーステーブル116からの配線デ
ータに基づきグリツドマツプ117を参照して障
害物を避けて配線経路を探索し、配線経路の発見
に応答して発見された配線経路に対する複数の格
子点位置情報からなる経路データをインタフエー
ステーブル116に格納する処理モジユール10
6、この処理モジユール106で配線経路を発見
したか否かを判断する処理モジユール107、こ
の処理モジユール107での配線経路発見の判断
に応答してインタフエーステーブル116の配線
データ内で未処理の線分データが存在するか否か
を判断する処理モジユール108、この処理モジ
ユール108での未処理の線分データ存在の判断
に応答してインタフエーステーブル116から未
処理の線分データを取り出す処理モジユール10
9、線分データを配線経路探索における障害物と
してグリツドマツプ117にセツトする処理モジ
ユール110、線分データを配線結果としてフア
イルPAT2 118に出力する処理モジユール1
11、及び線分データ存在層と反対の層に線分デ
ータと同一方向の配線を禁止するためのトラツク
禁止データをグリツドマツプ117にセツトし処
理モジユール108に制御を移す処理モジユール
112から構成されている。
次に本発明の一実施例の動作について第1図か
ら第18図を参照して詳細に説明する。
ら第18図を参照して詳細に説明する。
第1図を参照すると、実線の矢印は処理の流れ
を、破線の矢印はデータの流れを示している。
を、破線の矢印はデータの流れを示している。
まず、処理モジユール101により、グリツド
マツプ117に割当てられたメモリ上の記憶領域
の記憶位置が初期設定される。すなわち、第9a
図で示される6×6格子の上層のグリツドマツプ
及び第9b図で示される6×6格子の下層のグリ
ツドマツプの格子点を示す四角の上段(すなわち
第5図で示されるLA501)及び下段(すなわ
ち第5図で示されるMS502)が全て“0”に
設定される。この結果、全ての格子点は空き状態
となる。
マツプ117に割当てられたメモリ上の記憶領域
の記憶位置が初期設定される。すなわち、第9a
図で示される6×6格子の上層のグリツドマツプ
及び第9b図で示される6×6格子の下層のグリ
ツドマツプの格子点を示す四角の上段(すなわち
第5図で示されるLA501)及び下段(すなわ
ち第5図で示されるMS502)が全て“0”に
設定される。この結果、全ての格子点は空き状態
となる。
続いて処理モジユール102で各種データがフ
アイルOBS113から入力される。この各種デ
ータの内、部品ピンデータは格子点の位置情報
(m,n,z)を含み、この格子点位置情報で示
される位置にピンが設けられる。ピンデータの格
子点位置情報によりアドレス{A+(z−1)×B
+(m−1)×C+(n−1)}が計算される。この
計算結果によりグリツドマツプ117内の対応す
る格子点データが指定される。この指定された格
子点データのフイールドLA501に値“11”が
設定される。Xトラツク禁止データは上述の位置
情報を含み、格子点位置情報により指定された格
子データのフイールドLA501に値“01”が設
定される。Yトラツク禁止データは上述の位置情
報を含み格子点位置情報により指定された格子点
データのフイールドLA501に“10”が設定さ
れる。この処理モジユール102によつて配線禁
止データ(1,1,1)(1,1,2)(1,2,
1)(1,2,2)(1,3,1)(1,3,2)
(1,4,1)(1,4,2)(1,5,1)(1,
5,2)(1,6,1)(1,6,2)(2,1,
1)(2,1,2)(3,1,1)(3,1,2)
(4,1,1)(4,1,2)(5,1,1)(5,
1,2)(6,1,1)(6,1,2)(6,2,
1)(6,2,2)(6,3,1)(6,3,2)
(6,4,1)(6,4,2)(6,5,1)(6,
5,2)(6,6,1)(6,6,2)(2,6,
1)(2,6,2)(3,6,1)(3,6,2)
(4,6,1)(4,6,2)(5,6,1)(5,
6,2)及び部品ピンデータ(2,5,1)(2,
4,1)(5,4,1)(5,2,1)(3,2,
2)(4,5,2)が第10a図で示される6×
6格子の上層のグリツドマツプ及び第10b図で
示される6×6格子の下層のグリツドマツプの各
格子点の表す四角の上段(第5図に示される)
LA501に“11”として設定される。また、こ
の処理モジユール102により、第7図に示され
る6×6格子のグリツドマツプを表す格子上に第
10a図、第10b図と同じく配線禁止データ7
01がセツトされる。ここで、配線禁止データが
セツトされた格子点はすべての方向の配線の走行
を禁止する障害物として働く。Xトラツク禁止デ
ータ及びYトラツク禁止データがセツトされた格
子点はそれぞれX方向及びX方向と垂直なY方向
の配線の走行を禁止する障害物として働く。また
斜め方向すなわちX方向と垂直でない方向への配
線も許す場合には、斜め方向の配線の走行を禁止
する障害物を設定することも勿論可能である。し
かし説明を簡単化するため、以後は配線の走行方
向がX方向及びY方向に限定された場合について
説明する。
アイルOBS113から入力される。この各種デ
ータの内、部品ピンデータは格子点の位置情報
(m,n,z)を含み、この格子点位置情報で示
される位置にピンが設けられる。ピンデータの格
子点位置情報によりアドレス{A+(z−1)×B
+(m−1)×C+(n−1)}が計算される。この
計算結果によりグリツドマツプ117内の対応す
る格子点データが指定される。この指定された格
子点データのフイールドLA501に値“11”が
設定される。Xトラツク禁止データは上述の位置
情報を含み、格子点位置情報により指定された格
子データのフイールドLA501に値“01”が設
定される。Yトラツク禁止データは上述の位置情
報を含み格子点位置情報により指定された格子点
データのフイールドLA501に“10”が設定さ
れる。この処理モジユール102によつて配線禁
止データ(1,1,1)(1,1,2)(1,2,
1)(1,2,2)(1,3,1)(1,3,2)
(1,4,1)(1,4,2)(1,5,1)(1,
5,2)(1,6,1)(1,6,2)(2,1,
1)(2,1,2)(3,1,1)(3,1,2)
(4,1,1)(4,1,2)(5,1,1)(5,
1,2)(6,1,1)(6,1,2)(6,2,
1)(6,2,2)(6,3,1)(6,3,2)
(6,4,1)(6,4,2)(6,5,1)(6,
5,2)(6,6,1)(6,6,2)(2,6,
1)(2,6,2)(3,6,1)(3,6,2)
(4,6,1)(4,6,2)(5,6,1)(5,
6,2)及び部品ピンデータ(2,5,1)(2,
4,1)(5,4,1)(5,2,1)(3,2,
2)(4,5,2)が第10a図で示される6×
6格子の上層のグリツドマツプ及び第10b図で
示される6×6格子の下層のグリツドマツプの各
格子点の表す四角の上段(第5図に示される)
LA501に“11”として設定される。また、こ
の処理モジユール102により、第7図に示され
る6×6格子のグリツドマツプを表す格子上に第
10a図、第10b図と同じく配線禁止データ7
01がセツトされる。ここで、配線禁止データが
セツトされた格子点はすべての方向の配線の走行
を禁止する障害物として働く。Xトラツク禁止デ
ータ及びYトラツク禁止データがセツトされた格
子点はそれぞれX方向及びX方向と垂直なY方向
の配線の走行を禁止する障害物として働く。また
斜め方向すなわちX方向と垂直でない方向への配
線も許す場合には、斜め方向の配線の走行を禁止
する障害物を設定することも勿論可能である。し
かし説明を簡単化するため、以後は配線の走行方
向がX方向及びY方向に限定された場合について
説明する。
処理モジユール103では、フアイルPAT1
114からの経路データを障害物情報として、グ
リツドマツプ117にセツトする。すなわちマツ
プ117の対応格子データ部のLA501に値
“11”がセツトされる。また、Xトラツク禁止デ
ータまたはYトラツク禁止データが、グリツドマ
ツプ117の対応格子データ群のLA501に
“01”または“10”としてセツトされる。ここで
セツトされたXトラツク禁止データ及びYトラツ
ク禁止データは、経路データの存在層と反対側の
層に経路データ走行方向と同一方向の走行を禁止
させるためのデータである。この処理モジユール
103では、経路データとして第11a図に示す
6×6格子の上層のグリツドマツプ及び第11b
図に示す6×6格子の下層のグリツドマツプの各
格子点の表す四角の上段のLA501に(2,4,
1)(3,4,1)(4,4,1)(5,4,1)
では“11”が(2,4,2)(3,4,2)(4,
4,2)(5,4,2)では“01”がセツトされ
る。また、第7図では配線禁止704及びXトラ
ツク禁止703がセツトされる。同様にして処理
モジユール103により経路データとして、第1
2a図に示す6×6格子の上層のグリツドマツプ
及び第12b図に示す6×6格子の下層のグリツ
ドマツプ各格子点の表す四角の上段のLA501
に(4,5,2)(4,4,2)(4,3,2)
(4,2,2)(3,2,2)では“11”がセツト
され、(4,5,1)(4,3,1)(4,2,1)
では“10”を(3,2,1)では“01”がセツト
される。また、第7図では配線禁止705及びX
トラツク禁止706及びYトラツク禁止702が
セツトされる。
114からの経路データを障害物情報として、グ
リツドマツプ117にセツトする。すなわちマツ
プ117の対応格子データ部のLA501に値
“11”がセツトされる。また、Xトラツク禁止デ
ータまたはYトラツク禁止データが、グリツドマ
ツプ117の対応格子データ群のLA501に
“01”または“10”としてセツトされる。ここで
セツトされたXトラツク禁止データ及びYトラツ
ク禁止データは、経路データの存在層と反対側の
層に経路データ走行方向と同一方向の走行を禁止
させるためのデータである。この処理モジユール
103では、経路データとして第11a図に示す
6×6格子の上層のグリツドマツプ及び第11b
図に示す6×6格子の下層のグリツドマツプの各
格子点の表す四角の上段のLA501に(2,4,
1)(3,4,1)(4,4,1)(5,4,1)
では“11”が(2,4,2)(3,4,2)(4,
4,2)(5,4,2)では“01”がセツトされ
る。また、第7図では配線禁止704及びXトラ
ツク禁止703がセツトされる。同様にして処理
モジユール103により経路データとして、第1
2a図に示す6×6格子の上層のグリツドマツプ
及び第12b図に示す6×6格子の下層のグリツ
ドマツプ各格子点の表す四角の上段のLA501
に(4,5,2)(4,4,2)(4,3,2)
(4,2,2)(3,2,2)では“11”がセツト
され、(4,5,1)(4,3,1)(4,2,1)
では“10”を(3,2,1)では“01”がセツト
される。また、第7図では配線禁止705及びX
トラツク禁止706及びYトラツク禁止702が
セツトされる。
続いて、処理モジユール104において、未処
理の配線区間データの存在の有無が判定される。
この未処理の配線区間データの非存在の判定に応
答して処理は終了する。未処理の配線区間データ
の存在の判定に応答して制御が処理モジユール1
05に移される。
理の配線区間データの存在の有無が判定される。
この未処理の配線区間データの非存在の判定に応
答して処理は終了する。未処理の配線区間データ
の存在の判定に応答して制御が処理モジユール1
05に移される。
この処理モジユール105では、フアイル
CON115から始点の格子点位置情報と終点の
格子点位置情報とを含む配線区間データが1つ入
力され、インタフエーステーブル116にセツト
される。
CON115から始点の格子点位置情報と終点の
格子点位置情報とを含む配線区間データが1つ入
力され、インタフエーステーブル116にセツト
される。
次に処理モジユール106での詳細な動作を第
2図、第3図及び第4図を参照して詳細に説明す
る。
2図、第3図及び第4図を参照して詳細に説明す
る。
第2図を参照すると、最初に処理モジユール2
01でインタフエーステーブル116から始点格
子点の位置情報が取り出される。次に処理モジユ
ール202でワークテーブルWTBL1にこの始点
の位置情報が格納される。ここでワークテーブル
222WTBL1は、各ステツプにおいて探索源と
なる格子点の位置情報格納のためのメモリ内に設
けられたテーブルである。結線すべき始点を
(2,5,1)、終点を(5,2,1)と仮定した
時に処理モジユール201及び処理モジユール2
02で始点(2,5,1)が第17図のようにワ
ークテーブル222WTBL1に格納される。
01でインタフエーステーブル116から始点格
子点の位置情報が取り出される。次に処理モジユ
ール202でワークテーブルWTBL1にこの始点
の位置情報が格納される。ここでワークテーブル
222WTBL1は、各ステツプにおいて探索源と
なる格子点の位置情報格納のためのメモリ内に設
けられたテーブルである。結線すべき始点を
(2,5,1)、終点を(5,2,1)と仮定した
時に処理モジユール201及び処理モジユール2
02で始点(2,5,1)が第17図のようにワ
ークテーブル222WTBL1に格納される。
次に処理モジユール203でステツプカウンタ
SCに1がセツトされる。続いて処理モジユール
204でワークテーブル222WTBL1が空にな
つたか否かが判定される。空の判定に応答して処
理モジユール215へ分岐される。更にワークテ
ーブル222WTBL2が空になつたか否かが処理
モジユール215で判定される。ここでワークテ
ーブル222WTBL2は、ワークテーブル222
WTBL1に格納された格子点と接続可能な全ての
隣接格子点位置情報を格納するためのテーブルで
ある。
SCに1がセツトされる。続いて処理モジユール
204でワークテーブル222WTBL1が空にな
つたか否かが判定される。空の判定に応答して処
理モジユール215へ分岐される。更にワークテ
ーブル222WTBL2が空になつたか否かが処理
モジユール215で判定される。ここでワークテ
ーブル222WTBL2は、ワークテーブル222
WTBL1に格納された格子点と接続可能な全ての
隣接格子点位置情報を格納するためのテーブルで
ある。
処理モジユール215におけるワークテーブル
222WTBL2の空の判定に応答して処理モジユ
ール221へ制御が移される。このモジユール2
21では経路を発見できなかつた旨のフラグがセ
ツトされ、処理が終了する。これは経路探索が行
き詰まつた状態を意味する。
222WTBL2の空の判定に応答して処理モジユ
ール221へ制御が移される。このモジユール2
21では経路を発見できなかつた旨のフラグがセ
ツトされ、処理が終了する。これは経路探索が行
き詰まつた状態を意味する。
処理モジユール215におけるワークテーブル
222WTBL2の空でない判定に応答して、処理
モジユール216でワークテーブル222
WTBL2の全ての内容がワークテーブル222
WTBL1にコピーされたあと、コピーされた内容
がワークテーブル222WTBL1から除去され
る。
222WTBL2の空でない判定に応答して、処理
モジユール216でワークテーブル222
WTBL2の全ての内容がワークテーブル222
WTBL1にコピーされたあと、コピーされた内容
がワークテーブル222WTBL1から除去され
る。
次に処理モジユール217でステツプカウンタ
SCの内容がカウントアツプされて処理モジユー
ル204へ分岐される。
SCの内容がカウントアツプされて処理モジユー
ル204へ分岐される。
処理モジユール204でワークテーブル222
WTBL1が空でないとの判定に応答して、処理モ
ジユール205でワークテーブル222WTBL1
から格子点位置情報が1つ取り出され、その格子
を第4図の格子点CC401とする。取り出され
た位置情報はワークテーブル222WTBL1から
除去される。
WTBL1が空でないとの判定に応答して、処理モ
ジユール205でワークテーブル222WTBL1
から格子点位置情報が1つ取り出され、その格子
を第4図の格子点CC401とする。取り出され
た位置情報はワークテーブル222WTBL1から
除去される。
次に、処理モジユール206ではiに1がセツ
トされる。
トされる。
次に、判断モジユール207で第4図の格子点
NC(i)402〜407の位置情報が終点の格
子点と一致するかどうかが判定される。一致判定
に応答して、処理モジユール218で終点格子点
から始点格子点に向かつて経路がトレースされ
る。次に処理モジユール219において処理モジ
ユール218の処理により得られた配線経路デー
タがインタフエーステーブル214にセツトされ
る。第12a図で示す6×6格子の上層のグリツ
ドマツプ及び第12b図で示す6×16格子の下層
のグリツドマツプにおいて、第4図の格子点CC
401が(2,5,1)である時の格子点NC
(1)402は(3,5,1)である。この格子
点は、終点(5,2,1)に等しくないので処理
モジユール208に制御が移される。一方、第1
5a図で示す6×6格子の上層のグリツドマツプ
及び第15b図で示す6×6格子の下層のグリツ
ドマツプにおいては、第4図の格子点CC401
が(5,2,1)である時の格子点NC(4)4
05(5,2,1)が終点(5,2,1)に等し
い。このため、処理モジユール218で終点の格
子点から始点の格子点に向かつてトレースされ
る。すなわちグリツドマツプの格子点を表す四角
の下段のフラグMS502の小さくなる方向に経
路が(5,2,1)(5,3,1)(4,3,1)
(3,3,1)(3,3,2)(3,4,2)(3,
5,2)(3,5,1)(2,5,1)の各点をト
レースされる。
NC(i)402〜407の位置情報が終点の格
子点と一致するかどうかが判定される。一致判定
に応答して、処理モジユール218で終点格子点
から始点格子点に向かつて経路がトレースされ
る。次に処理モジユール219において処理モジ
ユール218の処理により得られた配線経路デー
タがインタフエーステーブル214にセツトされ
る。第12a図で示す6×6格子の上層のグリツ
ドマツプ及び第12b図で示す6×16格子の下層
のグリツドマツプにおいて、第4図の格子点CC
401が(2,5,1)である時の格子点NC
(1)402は(3,5,1)である。この格子
点は、終点(5,2,1)に等しくないので処理
モジユール208に制御が移される。一方、第1
5a図で示す6×6格子の上層のグリツドマツプ
及び第15b図で示す6×6格子の下層のグリツ
ドマツプにおいては、第4図の格子点CC401
が(5,2,1)である時の格子点NC(4)4
05(5,2,1)が終点(5,2,1)に等し
い。このため、処理モジユール218で終点の格
子点から始点の格子点に向かつてトレースされ
る。すなわちグリツドマツプの格子点を表す四角
の下段のフラグMS502の小さくなる方向に経
路が(5,2,1)(5,3,1)(4,3,1)
(3,3,1)(3,3,2)(3,4,2)(3,
5,2)(3,5,1)(2,5,1)の各点をト
レースされる。
続いて処理モジユール220で経路を発見した
旨のフラグがセツトされ処理が終了する。
旨のフラグがセツトされ処理が終了する。
格子点NC(i)402〜407が終点の格子
点でない場合は、処理モジユール208で格子点
NC(i)402〜407の経路探索済フラグMS
502が“0”であるかどうかが判断される。処
理モジユール208におけるその格子の探索済判
定に応答して処理モジユール212に制御が移さ
れる。処理モジユール208における探索済でな
いという判定に応答して処理モジユール209に
制御が移される。第12a図に示す6×6格子の
上層のグリツドマツプと第12b図に示す6×6
格子の下層のグリツドマツプにおいて第4図の格
子点CC401が(2,5,1)である時のi=
1、すなわち格子点NC(1)402は(3,5,
1)である。しかし、この格子点を表す四角の下
段の経路探索済フラグMS502は“0”である
ので処理モジユール209に制御が移される。
点でない場合は、処理モジユール208で格子点
NC(i)402〜407の経路探索済フラグMS
502が“0”であるかどうかが判断される。処
理モジユール208におけるその格子の探索済判
定に応答して処理モジユール212に制御が移さ
れる。処理モジユール208における探索済でな
いという判定に応答して処理モジユール209に
制御が移される。第12a図に示す6×6格子の
上層のグリツドマツプと第12b図に示す6×6
格子の下層のグリツドマツプにおいて第4図の格
子点CC401が(2,5,1)である時のi=
1、すなわち格子点NC(1)402は(3,5,
1)である。しかし、この格子点を表す四角の下
段の経路探索済フラグMS502は“0”である
ので処理モジユール209に制御が移される。
処理モジユール209で、第4図の格子点CC
401から格子点NC(i)402〜407へ進
めるかどうか判定される。
401から格子点NC(i)402〜407へ進
めるかどうか判定される。
次にこの判定処理の詳細な動作を第3図、第4
図及び第5図を参照して詳細に説明する。
図及び第5図を参照して詳細に説明する。
まず、この判定処理の前提を第4図及び第5図
を参照して説明する。
を参照して説明する。
第4図参照すると、現在考慮されている格子点
CC401とこの格子点CC401に隣接する隣接
格子点NC(i){i=1〜6}402〜407が
示されている。iは方向を指示しておりiが1,
2,3,4,5及び6のときはそれぞれ右方向、
上方向、左方向、下方向、表方向及び裏方向を指
示している。
CC401とこの格子点CC401に隣接する隣接
格子点NC(i){i=1〜6}402〜407が
示されている。iは方向を指示しておりiが1,
2,3,4,5及び6のときはそれぞれ右方向、
上方向、左方向、下方向、表方向及び裏方向を指
示している。
第5図を参照すると、メモリ上のグリツドマツ
プ117の各格子点の状態を表現する格子点デー
タのビツト構成の例が示されている。なお、ここ
ではひとつの格子点データに対して8ビツトが割
り当てられている。格子点データの2ビツトの占
有表示フイールドLA501は格子点の占有状態
を表示するのに用いられ、次の4つの状態が表現
される。
プ117の各格子点の状態を表現する格子点デー
タのビツト構成の例が示されている。なお、ここ
ではひとつの格子点データに対して8ビツトが割
り当てられている。格子点データの2ビツトの占
有表示フイールドLA501は格子点の占有状態
を表示するのに用いられ、次の4つの状態が表現
される。
00←空き
01←Xトラツク禁止(X方向配線は走行不可)
10←Yトラツク禁止(Y方向配線は走行不可)
11←既占有(部品ピン、配線禁止、既配線経路
などにより占有されている。) 6ビツトのマーキングフイールドMS502は
配線経路探索時に自由に使用できる部分で、配線
方法によつて用途が異なる。
などにより占有されている。) 6ビツトのマーキングフイールドMS502は
配線経路探索時に自由に使用できる部分で、配線
方法によつて用途が異なる。
次に現在位置する格子点CC401から隣接格
子点NC(i){i=1〜6}402〜407へ進
めるかどうかの判定処理について第3図を参照し
て詳細に説明する。
子点NC(i){i=1〜6}402〜407へ進
めるかどうかの判定処理について第3図を参照し
て詳細に説明する。
格子点CC401から隣接格子点の1つである
NC(1)402(すなわちi=1)へ進めるかどう
かの判定を行なう場合に限定してトレースする。
NC(1)402(すなわちi=1)へ進めるかどう
かの判定を行なう場合に限定してトレースする。
まず処理モジユール301でグリツドマツプ1
17中の格子点CC401対応の格子点が配線格
子の上層にあるか下層にあるかが調べられる。第
12a図が示す6×6格子の上層のグリツドマツ
プ及び第12b図が示す6×6格子の下層のグリ
ツドマツプにおいて格子点CC401が(2,5,
1)の時、格子点CC401は上層にあることが
わかる。
17中の格子点CC401対応の格子点が配線格
子の上層にあるか下層にあるかが調べられる。第
12a図が示す6×6格子の上層のグリツドマツ
プ及び第12b図が示す6×6格子の下層のグリ
ツドマツプにおいて格子点CC401が(2,5,
1)の時、格子点CC401は上層にあることが
わかる。
次に処理モジユール302でiが5がどうかが
判断され、iは5でないという結果を得て、処理
モジユール303に制御が移される。
判断され、iは5でないという結果を得て、処理
モジユール303に制御が移される。
処理モジユール313ではiが6かどうかが判
断され、iは6でないという結果を得て処理モジ
ユール304に制御が移される。
断され、iは6でないという結果を得て処理モジ
ユール304に制御が移される。
処理モジユール304でグリツドマツプ117
中の格子点CC401対応の格子点データ中の占
有状態を記憶したフイールドLA501の内容が
照会される。第12a図及び第12b図の状態の
とき、格子点CC401(2,5,1)に対応す
る四角の上段LA501の値は“11”である。
中の格子点CC401対応の格子点データ中の占
有状態を記憶したフイールドLA501の内容が
照会される。第12a図及び第12b図の状態の
とき、格子点CC401(2,5,1)に対応す
る四角の上段LA501の値は“11”である。
続いてi=1であるため制御は処理モジユール
305を経由して処理モジユール306へ移され
る。
305を経由して処理モジユール306へ移され
る。
処理モジユール306で格子点CC401の格
子点データを示すLA501にXトラツク禁止を
示すコード“01”が格納されている場合には、処
理モジユール317へ制御が移され、格子点CC
401から隣接格子点NC(1)402への進行は不
可能という判定結果を得る。このような状況は、
直前の処理で隣接格子点NC(2)403またはNC
(4)405から格子点CC401へ進行し、格子点
CC401上で進行方向を変えた後に現処理で隣
接格子点NC(1)402へ進もうとする場合に起こ
る。
子点データを示すLA501にXトラツク禁止を
示すコード“01”が格納されている場合には、処
理モジユール317へ制御が移され、格子点CC
401から隣接格子点NC(1)402への進行は不
可能という判定結果を得る。このような状況は、
直前の処理で隣接格子点NC(2)403またはNC
(4)405から格子点CC401へ進行し、格子点
CC401上で進行方向を変えた後に現処理で隣
接格子点NC(1)402へ進もうとする場合に起こ
る。
他方、格子点CC401の格子点データを示す
LA501の内容がXトラツク禁止を示すコード
でない場合は処理モジユール307へ制御が移さ
れる。処理モジユール307では、グリツドマツ
プ117中の隣接格子点NC(1)402の占有状態
を記憶したフイールドLA501の内容が照会さ
れて、処理モジユール308に制御が移される。
第12a図及び第12b図の場合、格子点CC4
01のLA501の内容は“11”なので、処理モ
ジユール307に制御が移され、隣接格子点NC
(1)402(3,5,1)のLA501の内容が
“00”となる。
LA501の内容がXトラツク禁止を示すコード
でない場合は処理モジユール307へ制御が移さ
れる。処理モジユール307では、グリツドマツ
プ117中の隣接格子点NC(1)402の占有状態
を記憶したフイールドLA501の内容が照会さ
れて、処理モジユール308に制御が移される。
第12a図及び第12b図の場合、格子点CC4
01のLA501の内容は“11”なので、処理モ
ジユール307に制御が移され、隣接格子点NC
(1)402(3,5,1)のLA501の内容が
“00”となる。
隣接格子点NC(1)402のLA501に既占有
を示すコード“11”が格納されている場合は、処
理モジユール317へ制御が移され、格子点CC
401から隣接格子点NC(1)402への進行は不
可能という判定結果を得る。
を示すコード“11”が格納されている場合は、処
理モジユール317へ制御が移され、格子点CC
401から隣接格子点NC(1)402への進行は不
可能という判定結果を得る。
他方、隣接格子点NC(1)402のLA501の
内容が既占有を示すコードでない場合は、処理モ
ジユール309を経由して処理モジユール310
へ制御が移される。第12a図及び第12b図に
示す状態の場合、隣接格子点NC(1)402(3,
5,1)のLA501の内容は“00”であつて既
占有でないので処理モジユール310に制御が移
される。
内容が既占有を示すコードでない場合は、処理モ
ジユール309を経由して処理モジユール310
へ制御が移される。第12a図及び第12b図に
示す状態の場合、隣接格子点NC(1)402(3,
5,1)のLA501の内容は“00”であつて既
占有でないので処理モジユール310に制御が移
される。
隣接格子点NC(1)402の格子点データ用フイ
ールドLA501にXトラツク禁止を示すコード
“01”が格納されている場合は、処理モジユール
317へ制御が移され、格子点CC401から隣
接格子点NC(1)402への進行は不可能という判
定結果を得る。
ールドLA501にXトラツク禁止を示すコード
“01”が格納されている場合は、処理モジユール
317へ制御が移され、格子点CC401から隣
接格子点NC(1)402への進行は不可能という判
定結果を得る。
他方、隣接格子点NC(1)402のフイールド
LA501の内容が、Xトラツク禁止を示すコー
ドでない場合は、処理モジユール311へ制御が
移され、格子点CC401から隣接格子点NC(1)4
02への進行が可能という判定結果を得る。第1
2a図、第12b図の場合、隣接格子点NC(1)4
02(3,5,1)のLA501の値は“00”で
Xトラツク禁止を示していない。したがつて格子
点CC401(2,5,1)から隣接格子点NC(1)
402(3,5,1)への進行は可能という判定
結果を得る。
LA501の内容が、Xトラツク禁止を示すコー
ドでない場合は、処理モジユール311へ制御が
移され、格子点CC401から隣接格子点NC(1)4
02への進行が可能という判定結果を得る。第1
2a図、第12b図の場合、隣接格子点NC(1)4
02(3,5,1)のLA501の値は“00”で
Xトラツク禁止を示していない。したがつて格子
点CC401(2,5,1)から隣接格子点NC(1)
402(3,5,1)への進行は可能という判定
結果を得る。
ここでは、隣接格子点の1つであるNC(1)40
2へ進めるかどうかについてのみ流れ図のトレー
スを行つたが、他の隣接格子点NC(2)403,
NC(3)404,NC(4)405へ進めるかどうかの
判定も同様に行うことができる。
2へ進めるかどうかについてのみ流れ図のトレー
スを行つたが、他の隣接格子点NC(2)403,
NC(3)404,NC(4)405へ進めるかどうかの
判定も同様に行うことができる。
一方隣接格子点NC(5)及びNC(6)407につい
ての判定処理を以下詳細に説明する。
ての判定処理を以下詳細に説明する。
隣接格子点NC(5)406の時は、i=5ゆえ処
理モジユール302から処理モジユール313に
制御が移される。
理モジユール302から処理モジユール313に
制御が移される。
格子点CC401が上の層に存在する場合は、
処理モジユール317で格子点CC401から隣
接格子点NC(5)406への進行は不可能という判
定結果を得る。
処理モジユール317で格子点CC401から隣
接格子点NC(5)406への進行は不可能という判
定結果を得る。
格子点CC401が下の層に存在する場合は処
理モジユール314に制御が移り、隣接格子点
NC(5)406のLA501に既占有を示すコード
“11”が格納されていると判断される場合には、
処理モジユール317に制御が移る。この処理モ
ジユール317で格子点CC401から隣接格子
点NC(5)406への進行は不可能という判定結果
を得る。
理モジユール314に制御が移り、隣接格子点
NC(5)406のLA501に既占有を示すコード
“11”が格納されていると判断される場合には、
処理モジユール317に制御が移る。この処理モ
ジユール317で格子点CC401から隣接格子
点NC(5)406への進行は不可能という判定結果
を得る。
隣接格子点NC(5)406のLA501に既占有
を示すコード“11”が格納されていない場合には
処理モジユール311に制御が移され、格子点
CC401から隣接格子点NC(5)406への進行は
可能という判定結果を得る。
を示すコード“11”が格納されていない場合には
処理モジユール311に制御が移され、格子点
CC401から隣接格子点NC(5)406への進行は
可能という判定結果を得る。
隣接格子点NC(6)407へ進めるかどうかの判
定も同様に行うことができる。第12a図及び第
12b図に示す状態において、格子点CC401
を(2,5,1)とした場合、隣接格子点NC(5)
406へ進めるかどうかは、i=5でまた格子点
CC401が上の層に存在するために格子点CC4
01から隣接格子点NC(5)406への進行は不可
能となる。一方隣接格子点NC(6)407について
は、i=6で格子点CC401が上層であり、ま
た隣接格子点NC(6)407(2,5,2)のLA
501の値が“00”なので格子点CC401から
隣接格子点NC(6)407への進行は可能となる。
定も同様に行うことができる。第12a図及び第
12b図に示す状態において、格子点CC401
を(2,5,1)とした場合、隣接格子点NC(5)
406へ進めるかどうかは、i=5でまた格子点
CC401が上の層に存在するために格子点CC4
01から隣接格子点NC(5)406への進行は不可
能となる。一方隣接格子点NC(6)407について
は、i=6で格子点CC401が上層であり、ま
た隣接格子点NC(6)407(2,5,2)のLA
501の値が“00”なので格子点CC401から
隣接格子点NC(6)407への進行は可能となる。
したがつて、第12a図に示す6×6格子の上
層のグリツドマツプと第12b図に示す6×6格
子の下層のグリツドマツプにおいて、格子点CC
401が(2,5,1)であり、i=1の時すな
わち、隣接格子点NC(1)402は(3,5,1)
である。この場合上述の説明から、格子点CC4
01から隣接格子点NC(1)402へ進めると判断
される。
層のグリツドマツプと第12b図に示す6×6格
子の下層のグリツドマツプにおいて、格子点CC
401が(2,5,1)であり、i=1の時すな
わち、隣接格子点NC(1)402は(3,5,1)
である。この場合上述の説明から、格子点CC4
01から隣接格子点NC(1)402へ進めると判断
される。
再び第2図を参照すると、隣接格子点NC(i)
402〜407へ進める時は、処理モジユール2
10で隣接格子点NC(i)402〜407の格
子点データの経路探索済フラグMS502にステ
ツプカウンタSCの値がセツトされる。処理モジ
ユール211により隣接格子点NC(i)402
〜407の格子点位置情報がワークテーブル
WTBL2に格納される。これは、第12a図に示
す6×6格子の上層のグリツドマツプと第12b
図に示す6×6格子の下層のグリツドマツプにお
いて格子点CC401から隣接格子点NC(1)402
に進める。したがつて、隣接格子点NC(1)402
(3,5,1)の格子点を表す四角の下段の経路
探索フラグMS502に、この場合格子点CC40
1が始点なのでSC=1ゆえ“1”がセツトされ
る。セツトされた状態は第13a図及び第13b
図に示される。さらに隣接格子点NC(1)402の
値(3,5,1)がワークテーブル222
WTBL2に格納される。この時のワークテーブル
222WTBL2の状態は第17図に示される。隣
接格子点NC(i)402〜407に進めない時
は処理モジユール212に制御が移される。
402〜407へ進める時は、処理モジユール2
10で隣接格子点NC(i)402〜407の格
子点データの経路探索済フラグMS502にステ
ツプカウンタSCの値がセツトされる。処理モジ
ユール211により隣接格子点NC(i)402
〜407の格子点位置情報がワークテーブル
WTBL2に格納される。これは、第12a図に示
す6×6格子の上層のグリツドマツプと第12b
図に示す6×6格子の下層のグリツドマツプにお
いて格子点CC401から隣接格子点NC(1)402
に進める。したがつて、隣接格子点NC(1)402
(3,5,1)の格子点を表す四角の下段の経路
探索フラグMS502に、この場合格子点CC40
1が始点なのでSC=1ゆえ“1”がセツトされ
る。セツトされた状態は第13a図及び第13b
図に示される。さらに隣接格子点NC(1)402の
値(3,5,1)がワークテーブル222
WTBL2に格納される。この時のワークテーブル
222WTBL2の状態は第17図に示される。隣
接格子点NC(i)402〜407に進めない時
は処理モジユール212に制御が移される。
処理モジユール212では、iの値がカウント
アツプされる。次に処理モジユール213でiの
値が6を越えたかどうかが判定される。6を越え
たと判定された時は、処理モジユール204へ制
御が移され、6以下なら処理モジユール207に
制御が移される。
アツプされる。次に処理モジユール213でiの
値が6を越えたかどうかが判定される。6を越え
たと判定された時は、処理モジユール204へ制
御が移され、6以下なら処理モジユール207に
制御が移される。
第14a図が示す6×6格子の上層のグリツド
マツプ及び第14b図が示す6×6格子の下層の
グリツドマツプは、格子点CC401(3,5,
1)に関しワークテーブル222WTBL1及び
WTBL2の値が第18図に示す値の時の各格子点
のフラグMS502の状態を示している。
マツプ及び第14b図が示す6×6格子の下層の
グリツドマツプは、格子点CC401(3,5,
1)に関しワークテーブル222WTBL1及び
WTBL2の値が第18図に示す値の時の各格子点
のフラグMS502の状態を示している。
処理フロー中で使用されたステツプカウンタ
は、グリツドマツプ117にセツトされて、経路
トレース時に使用するが、メモリ節約のため1,
1,2,2,1,1,……としてもその正当性が
失われないことが立証されている。
は、グリツドマツプ117にセツトされて、経路
トレース時に使用するが、メモリ節約のため1,
1,2,2,1,1,……としてもその正当性が
失われないことが立証されている。
再び第1図を参照すると、処理モジユール10
6では上述したようにインタフエーステーブル1
16からの配線区間データに対してグリツドマツ
プ117が参照されて障害物を避けながら配線経
路が探索され、配線経路発見に応答して当該配線
経路に対する複数の格子点位置からなる経路デー
タがインタフエーステーブル116に格納され
る。
6では上述したようにインタフエーステーブル1
16からの配線区間データに対してグリツドマツ
プ117が参照されて障害物を避けながら配線経
路が探索され、配線経路発見に応答して当該配線
経路に対する複数の格子点位置からなる経路デー
タがインタフエーステーブル116に格納され
る。
処理モジユール107では処理モジユール10
6で配線経路が発見されたか否かが判断される。
発見の判断に応答して、処理モジユール108に
制御が移される。発見できないという判断に応答
して、制御は処理モジユール104に戻される。
6で配線経路が発見されたか否かが判断される。
発見の判断に応答して、処理モジユール108に
制御が移される。発見できないという判断に応答
して、制御は処理モジユール104に戻される。
処理モジユール108では、インタフエーステ
ーブル116の配線経路データの内で未処理の線
分データが存在するか否かが判断される。未処理
の線分データが存在しなくなつたとの判断に応答
して処理モジユール104に制御は戻される。未
処理の線分データが存在するとの判断に応答して
処理モジユール109に制御が移される。処理モ
ジユール109では、インタフエーステーブル1
16から未処理の線分データが取り出され、処理
モジユール110に制御が移される。
ーブル116の配線経路データの内で未処理の線
分データが存在するか否かが判断される。未処理
の線分データが存在しなくなつたとの判断に応答
して処理モジユール104に制御は戻される。未
処理の線分データが存在するとの判断に応答して
処理モジユール109に制御が移される。処理モ
ジユール109では、インタフエーステーブル1
16から未処理の線分データが取り出され、処理
モジユール110に制御が移される。
処理モジユール110では、線分データは配線
経路探索における障害物としてグリツドマツプ1
17にセツトされ、処理モジユール111に制御
が移される。この処理モジユール110の処理に
より第16a図に示す16×16格子の上層のグリツ
ドマツプ及び第16b図に示す16×16格子の下層
のグリツドマツプの各格子点の示す四角の上段の
LA501の(2,5,1)(3,5,1)(3,
3,1)(4,3,1)(5,3,1)(5,2,
1)(3,5,2)(3,4,2)及び(3,3,
2)で示す位置に“11”がセツトされる。同じく
第8図では配線禁止806がセツトされる。
経路探索における障害物としてグリツドマツプ1
17にセツトされ、処理モジユール111に制御
が移される。この処理モジユール110の処理に
より第16a図に示す16×16格子の上層のグリツ
ドマツプ及び第16b図に示す16×16格子の下層
のグリツドマツプの各格子点の示す四角の上段の
LA501の(2,5,1)(3,5,1)(3,
3,1)(4,3,1)(5,3,1)(5,2,
1)(3,5,2)(3,4,2)及び(3,3,
2)で示す位置に“11”がセツトされる。同じく
第8図では配線禁止806がセツトされる。
処理モジユール111では、線分データが配線
結果としてPAT2118に出力され処理モジユール
112に制御が移される。
結果としてPAT2118に出力され処理モジユール
112に制御が移される。
この処理モジユール112における処理を第6
図を参照しながら、詳細に説明する。
図を参照しながら、詳細に説明する。
第6図を参照すると、最初に処理モジユール6
01において、入力された線分を構成する格子点
が配線格子の上層に属するのか、下層に属するの
かが調べられる。上層に属すると判定された層フ
ラグzに1がセツトされる。下層に属すると判定
された層フラグzに2がセツトされる。第11a
図及び第11b図に示す(2,4,1)(3,4,
1)(4,4,1)及び(5,4,1)が入力線
分の場合には、この線分は上層に属するので層フ
ラグzは1がセツトされる。
01において、入力された線分を構成する格子点
が配線格子の上層に属するのか、下層に属するの
かが調べられる。上層に属すると判定された層フ
ラグzに1がセツトされる。下層に属すると判定
された層フラグzに2がセツトされる。第11a
図及び第11b図に示す(2,4,1)(3,4,
1)(4,4,1)及び(5,4,1)が入力線
分の場合には、この線分は上層に属するので層フ
ラグzは1がセツトされる。
次に処理モジユール602において、入力線分
の方向が調べられる。処理モジユール602は、
入力線分の方向がX方向なら、入力線分の方向を
表す方向フラグDに1をセツトする。処理モジユ
ール602は、入力線分の方向がY方向なら、入
力線分の方向を表す方向フラグDに0をセツトす
る。第11C図、第11b図に示す(2,4,
1)(3,4,1)(4,4,1)(5,4,1)
が入力線分の場合には、この線分の方向はX方向
なので方向フラグDには1がセツトされる。
の方向が調べられる。処理モジユール602は、
入力線分の方向がX方向なら、入力線分の方向を
表す方向フラグDに1をセツトする。処理モジユ
ール602は、入力線分の方向がY方向なら、入
力線分の方向を表す方向フラグDに0をセツトす
る。第11C図、第11b図に示す(2,4,
1)(3,4,1)(4,4,1)(5,4,1)
が入力線分の場合には、この線分の方向はX方向
なので方向フラグDには1がセツトされる。
次に処理モジユール603において、入力され
た線分の全ての格子点について、処理モジユール
608,609,610および611のいずれの
処理も未だ行われていない入力線分上の格子点の
存在が判断される。未処理の格子点の存在しない
との判断に応答して処理は終了される。未処理の
格子点の存在の判断に応答して処理モジユール6
04に制御が移される。
た線分の全ての格子点について、処理モジユール
608,609,610および611のいずれの
処理も未だ行われていない入力線分上の格子点の
存在が判断される。未処理の格子点の存在しない
との判断に応答して処理は終了される。未処理の
格子点の存在の判断に応答して処理モジユール6
04に制御が移される。
処理モジユール604において入力線分上の未
処理の格子点が1つ取り出され、それを格子点
CC401とする。第11a図、第11b図に示
す(2,4,1)(3,4,1)(4,4,1)及
び(5,4,1)の位置を入力線分とした場合に
(2,4,1)が格子点CC401となる。
処理の格子点が1つ取り出され、それを格子点
CC401とする。第11a図、第11b図に示
す(2,4,1)(3,4,1)(4,4,1)及
び(5,4,1)の位置を入力線分とした場合に
(2,4,1)が格子点CC401となる。
次に処理モジユール605において層フラグz
が1かどうかが判断される。層フラグzの“1”
に応答して、処理モジユール606に制御が移さ
れる。層フラグの“0”に応答して処理モジユー
ル607に制御が移される。第11a図及び第1
1b図に示す状態の場合、zには処理モジユール
601で“1”がセツトされているので処理モジ
ユール606に制御が移される。
が1かどうかが判断される。層フラグzの“1”
に応答して、処理モジユール606に制御が移さ
れる。層フラグの“0”に応答して処理モジユー
ル607に制御が移される。第11a図及び第1
1b図に示す状態の場合、zには処理モジユール
601で“1”がセツトされているので処理モジ
ユール606に制御が移される。
処理モジユール606において、方向フラグD
が“1”かどうかが判断される。方向フラグDの
“1”に応答して処理モジユール608で隣接格
子点NC(6)407のLA501にXトラツク禁止
のコード“01”がセツトされる。方向フラグDの
“0”に応答して処理モジユール609で隣接格
子点NC(6)407のLA501にYトラツク禁止
のコード“10”がセツトされる。第11a図及び
第11b図の状態の場合、方向フラグDは処理モ
ジユール602で“1”がセツトされているの
で、隣接格子点NC(6)407(2,4,2)に値
“01”がセツトされる。
が“1”かどうかが判断される。方向フラグDの
“1”に応答して処理モジユール608で隣接格
子点NC(6)407のLA501にXトラツク禁止
のコード“01”がセツトされる。方向フラグDの
“0”に応答して処理モジユール609で隣接格
子点NC(6)407のLA501にYトラツク禁止
のコード“10”がセツトされる。第11a図及び
第11b図の状態の場合、方向フラグDは処理モ
ジユール602で“1”がセツトされているの
で、隣接格子点NC(6)407(2,4,2)に値
“01”がセツトされる。
次に処理モジユール607において、方向フラ
グDが“1”かどうかが判断される。方向フラグ
Dの“1”に応答して、処理モジユール610
で、隣接格子点NC(5)406のLA501にXト
ラツク禁止のコード“01”がセツトされる。方向
フラグDの“0”に応答して処理モジユール61
1で隣接格子点NC(5)406のLA501にYト
ラツク禁止のコード“10”がセツトされる。処理
モジユール608,609,610及び611は
いずれも処理終了後に処理モジユール603に制
御が移される。
グDが“1”かどうかが判断される。方向フラグ
Dの“1”に応答して、処理モジユール610
で、隣接格子点NC(5)406のLA501にXト
ラツク禁止のコード“01”がセツトされる。方向
フラグDの“0”に応答して処理モジユール61
1で隣接格子点NC(5)406のLA501にYト
ラツク禁止のコード“10”がセツトされる。処理
モジユール608,609,610及び611は
いずれも処理終了後に処理モジユール603に制
御が移される。
再び第1図を参照すると、処理モジユール11
2では、上述のように線分データ存在層と反対側
の層に線分データと同一方向の配線禁止用トラツ
ク禁止データがグリツドマツプ117にセツトさ
れ、処理モジユール108に制御が移る。この処
理モジユール112により、第16a図に示す16
×16格子の上層のグリツドマツプ及び第16b図
に示す16×16格子の下層のグリツドマツプの各格
子点の表す四角の上段のLA501に(2,5,
2)(5,3,2)では“01”を(5,2,2)
では“10”がセツトされ、また第8図ではXトラ
ツク禁止807とYトラツク禁止808がセツト
される。
2では、上述のように線分データ存在層と反対側
の層に線分データと同一方向の配線禁止用トラツ
ク禁止データがグリツドマツプ117にセツトさ
れ、処理モジユール108に制御が移る。この処
理モジユール112により、第16a図に示す16
×16格子の上層のグリツドマツプ及び第16b図
に示す16×16格子の下層のグリツドマツプの各格
子点の表す四角の上段のLA501に(2,5,
2)(5,3,2)では“01”を(5,2,2)
では“10”がセツトされ、また第8図ではXトラ
ツク禁止807とYトラツク禁止808がセツト
される。
このようにして配線設計された配線基板は、プ
リント配線板、セラミツク配線板、集積回路に対
する一般の製造技術を用いて製造される。この製
造技術は1980年C.Mead及びL.Conwayにより
Addison−Wesley社から発行された刊行物
「Introdaction to VLSI Systems」のpp38−45
を参照できる。
リント配線板、セラミツク配線板、集積回路に対
する一般の製造技術を用いて製造される。この製
造技術は1980年C.Mead及びL.Conwayにより
Addison−Wesley社から発行された刊行物
「Introdaction to VLSI Systems」のpp38−45
を参照できる。
以上説明したように本発明では、配線区間の配
線経路が決定される毎に、当該配線経路を構成す
る各線分に対して、配線の対象となる2つの層の
内の当該線分の存在する層と反対側の層における
当該線分と同じ平面座標を持つ線分の位置に、当
該線分と平行した方向の線分のみを禁止する障害
物を発生し、後続する他の配線区間の配線経路を
前記特定方向の線分のみを禁止する障害物を認識
しながら探索することにより、既発生の配線経路
の各線分の真上もしくは真下のその線分の存在す
る層と反対側の層に配線経路が平行して発生する
ことを抑制しクロストークの発生を低減するとい
う効果がある。
線経路が決定される毎に、当該配線経路を構成す
る各線分に対して、配線の対象となる2つの層の
内の当該線分の存在する層と反対側の層における
当該線分と同じ平面座標を持つ線分の位置に、当
該線分と平行した方向の線分のみを禁止する障害
物を発生し、後続する他の配線区間の配線経路を
前記特定方向の線分のみを禁止する障害物を認識
しながら探索することにより、既発生の配線経路
の各線分の真上もしくは真下のその線分の存在す
る層と反対側の層に配線経路が平行して発生する
ことを抑制しクロストークの発生を低減するとい
う効果がある。
第1図は本発明の一実施例を示す図、第2図は
第1図の処理モジユール106での処理を示す
図、第3図は第2図の処理モジユール209での
処理を示す図、第4図は格子点とこの格子点に隣
接する格子点とを示す図、第5図は格子点データ
の形式を示す図、第6図は処理モジユール112
での処理を示す図、第7図及び第8図は禁止デー
タのセツト状態及び配線経路の探索結果を説明す
るための模式配線モデル図、第9a図から第16
ab図はグリツドマツプの状態を示す図、第17
図は第13a図及び第13b図に示すグリツドマ
ツプの状態に対応するワークテーブル222
WTBL1及びWTBL2の状態を示す図、及び第1
8図は第14a図及び第14b図に示すグリツド
マツプの状態に対応するワークテーブル222
WTBL1及びWTBL2の状態を示す図である。 図面において、116……インタフエーステー
ブル、117……グリツドマツプ、222……ワ
ークテーブル。
第1図の処理モジユール106での処理を示す
図、第3図は第2図の処理モジユール209での
処理を示す図、第4図は格子点とこの格子点に隣
接する格子点とを示す図、第5図は格子点データ
の形式を示す図、第6図は処理モジユール112
での処理を示す図、第7図及び第8図は禁止デー
タのセツト状態及び配線経路の探索結果を説明す
るための模式配線モデル図、第9a図から第16
ab図はグリツドマツプの状態を示す図、第17
図は第13a図及び第13b図に示すグリツドマ
ツプの状態に対応するワークテーブル222
WTBL1及びWTBL2の状態を示す図、及び第1
8図は第14a図及び第14b図に示すグリツド
マツプの状態に対応するワークテーブル222
WTBL1及びWTBL2の状態を示す図である。 図面において、116……インタフエーステー
ブル、117……グリツドマツプ、222……ワ
ークテーブル。
Claims (1)
- 【特許請求の範囲】 1 上下方向に積層された多層平面上の配線経路
を決定する配線経路決定方式において、 配線を禁止する配線禁止データと、特定方向の
配線を禁止するトラツク禁止データとからなる障
害物を、前記多層平面の各格子点ごとに保持する
グリツドマツプと、 前記障害物を避けて配線経路を探索し、決定す
る決定手段と、 前記決定手段により決定された配線経路の各線
分について、該線分の直上の隣接格子点および直
下の隣接格子点の少なくとも一方において該線分
データと同一方向の配線が禁止されるように、前
記グリツドマツプに前記トラツク禁止データを設
定する発生手段とを有することを特徴とする配線
経路決定方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-241641 | 1986-10-09 | ||
| JP24164186 | 1986-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63225869A JPS63225869A (ja) | 1988-09-20 |
| JPH0550780B2 true JPH0550780B2 (ja) | 1993-07-29 |
Family
ID=17077333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239517A Granted JPS63225869A (ja) | 1986-10-09 | 1987-09-22 | 配線経路探索方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4855929A (ja) |
| JP (1) | JPS63225869A (ja) |
Families Citing this family (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119317A (en) * | 1988-03-16 | 1992-06-02 | Kabushiki Kaisha Toshiba | Routing method and system |
| JPH0786883B2 (ja) * | 1988-09-09 | 1995-09-20 | 松下電器産業株式会社 | 網図または諭理回路図自動生成方法およびそのシステム |
| JP2680867B2 (ja) * | 1988-12-05 | 1997-11-19 | 株式会社日立製作所 | 径路レイアウト方法 |
| US5224057A (en) * | 1989-02-28 | 1993-06-29 | Kabushiki Kaisha Toshiba | Arrangement method for logic cells in semiconductor IC device |
| JPH03138961A (ja) * | 1989-10-24 | 1991-06-13 | Fujitsu Ltd | 配線パターン決定方式 |
| JP2522420B2 (ja) * | 1989-11-28 | 1996-08-07 | 日本電気株式会社 | 自動配線設計装置 |
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Also Published As
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