JPH0550837U - Ｐｌｌ回路のループフィルタ - Google Patents

Ｐｌｌ回路のループフィルタ

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JPH0550837U
JPH0550837U JP10643691U JP10643691U JPH0550837U JP H0550837 U JPH0550837 U JP H0550837U JP 10643691 U JP10643691 U JP 10643691U JP 10643691 U JP10643691 U JP 10643691U JP H0550837 U JPH0550837 U JP H0550837U
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loop filter
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transistor
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Abstract

(57)【要約】 【目的】 ロックアップ時間を短縮できるＰＬＬ回路の
ループフィルタを提供すること。 【構成】 受信機におけるＰＬＬ回路のループフィルタ
であって、ループフィルタ１１を構成する直流増幅器の
ＦＥＴ１の入力端の動作点をチャージポンプ７の出力電
圧幅以内で可変させるトランジスタ８を備え、受信機の
同調動作と同期してトランジスタ８のベースに印加する
電圧ＶBを制御して前記動作点を移動さた。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は受信機におけるＰＬＬ回路のループフィルタに関する。
【０００２】
【従来の技術】
受信機におけるＰＬＬ回路における従来のループフィルタ５は図４に示すよう に、電界効果トランジスタ（ＦＥＴ）１およびトランジスタ２からなる直流増幅 器の出力を直列接続された抵抗３とコンデンサ４とを介して直流増幅器の入力端 に帰還する１次のアクティブローパスフィルタで構成されて、位相比較器６から の位相比較出力を受けたＣＭＯＳトライステート型チャージポンプ７の出力がＦ ＥＴ１のゲートに印加されている。
【０００３】
【考案が解決しようとする課題】
しかし上記した従来のループフィルタ５においては、ループフィルタ５を構成 する直流増幅器の動作点、すなわちＦＥＴ１のゲートの電位はチャーギポンプ７ の電源電圧ＶDDの１／２程度に設定されて直流的に一定であったため、図５に示 すように受信機の受信周波数を下げるときは、チャージポンプ７からはＶDD／２ からＶDD方向にパルスが出力され、受信周波数を上げるときは、チャージポンプ ７からはＶDD／２からグランド方向にパルスが出力され、周波数シンセサイザチ ューナ等の受信機の受信周波数のアップ／ダウンによってＰＬＬ回路のロックア ップ時間を短縮させることは容易ではないという問題点があった。
【０００４】 本考案は、ロックアップ時間を短縮したＰＬＬ回路のループフィルタを提供す ることを目的とする。
【０００５】
【課題を解決するための手段】
本考案のＰＬＬ回路のループフィルタは、受信機におけるＰＬＬ回路のループ フィルタであって、ループフィルタを構成する直流増幅器の入力端の動作点を位 相比較器出力電圧幅以内で可変させる可変手段を備え、受信機の同調動作と同期 して可変手段を制御して前記動作点を移動させることを特徴とする。
【０００６】
【作用】
本考案のＰＬＬ回路のループフィルタによれば、ループフィルタを構成する直 流増幅器の入力端の動作点が位相比較器出力電圧幅以内で可変手段によって、受 信機の同調動作と同期して移動させられ、動作点を固定した場合よりも極めて速 くロックアップが完了する。
【０００７】
【実施例】
以下、本考案を実施例により説明する。 図１は本考案の一実施例の構成を示す回路図である。
【０００８】 本実施例のループフィルタ１１は、図４に示した従来例のループフィルタと同 様に、ＦＥＴ１、トランジスタ２、抵抗９および抵抗１０からなり、ＦＥＴ１の ソースと抵抗９との間にトランジスタ８を接続してトランジスタ８のベースに印 加する電圧ＶBによってトランジスタ８のコレクタ・エミッタ間の抵抗値を変化 させて、ＦＥＴ１のゲート電圧を変更するように構成してある。
【０００９】 上記の構成において、ＦＥＴ１のドレイン電流はトタンジスタ８のコレクタ電 流と等しく、一定である。これは、抵抗９の両端の電圧はトタンジスタ２のベー ス・エミッタ間の電圧ＶBE≒０．６Ｖで一定であるため、抵抗９の抵抗値をＲ9 とすれば、（ＶBE／Ｒ9）となって一定である。
【００１０】 したがってＦＥＴ１のゲート電圧ＶGは、ＶG＝（ＶB＋ＶBE＋ＶGS）となり、 ＦＥＴ１のドレイン電流は上記のように一定で変化しないため、ＶGSも一定であ って、（ＶBE＋ＶGS）も一定であり、電圧ＶBを変化させた電圧だけゲート電圧 ＶGも変化する。ここで、ＶBの変化範囲は、ＶDD＞（ＶB＋ＶBE−ＶGS）＞０で あり、ＶBEはトランジスタ８のベース・エミッタ間の電圧を示し、ＶGSはＦＥＴ １のソース・ゲート間の電圧を示している。
【００１１】 なお、受信機の受信周波数を上げるときは電圧ＶBを減少させ、受信周波数を 下げるときは電圧ＶBを増加させるように同調動作と同期して変化させる。
【００１２】 上記のように構成した本実施例のループフィルタ１１において、受信機の受信 周波数の変更にともなって電圧ＶBは変化させられて、トランジスタ８のコレク タ・エミッタ間の抵抗値は変化し、ＦＥＴ１のゲート電圧は受信周波数を上げる ときは図２（ａ）に示すように電圧ＶＤＤ側にオフセットさせられて、チャージ ポンプ７の出力の電圧は図２（ａ）のａ点に移動させられ、受信周波数を下げる ときは図２（ｂ）に示すようにグランド側にオフセットさせられて、チャージポ ンプ７の出力の電圧は図２（ｂ）のｂ点に移動させられる。
【００１３】 しかして、図５に示したパルスの積分値、すなわちパルスの波高値が高ければ 高い程、ＰＬＬループのゲインが上がることになり、ロックアップ時間が短縮さ れる。
【００１４】 しかるに、上記したように本実施例では受信周波数を上げるときはチャージポ ンプ７の出力の電圧は図２（ａ）のａ点に移動させられ、受信周波数を下げると きはチャージポンプ７の出力の電圧は図２（ｂ）のｂ点に移動させられるために 、実質的にパルスの波高値が高められた状態となって、ロックアップ時間が短縮 される。この短縮は従来の動作点をＶDD／２に固定した場合よりはるかに短い時 間、理論的には従来の約１／２の時間でロックアップが完了する。
【００１５】 次ぎに本考案の変形実施例に付いて説明する。 図３は本考案の変形実施例の構成を示す回路図である。
【００１６】 本変形実施例のループフィルタ１３は前記一実施例におけるトランジスタ８に 代わって、ＦＥＴ１のソースと抵抗９との間にＦＥＴ１２を接続したものである 。この場合はＦＥＴ１２のゲート電圧ＶG12の変化範囲は、ＶDD＞ＶG12＞０であ り、受信機の受信周波数を上げるときはゲート電圧ＶG12を減少させ、受信周波 数を下げるときはゲート電圧ＶG12を増加させるように同調動作と同期して変化 させる。この結果、前記一実施例の場合と同様に、受信周波数を上げるときはチ ャージポンプ７の出力の電圧を図２（ａ）のａ点に移動させられ、受信周波数を 下げるときはチャージポンプ７の出力の電圧を図２（ｂ）のｂ点に移動させられ 、ロックアップ時間が短縮される。
【００１７】
【考案の効果】
以上説明した如く本考案によれば、ループフィルタを構成する直流増幅器の入 力端の動作点を位相比較器出力電圧幅以内で可変させる可変手段を備え、受信機 の同調動作と同期して可変手段を制御して前記動作点を移動させるようにしたた め、チャージポンプの出力電圧、すなわち位相比較出力電圧が外部から制御でき て、ＰＬＬループのロックアップ時間が短縮される効果がある。
【図面の簡単な説明】
【図１】本考案の一実施例の構成を示す回路図である。
【図２】本考案の一実施例の作用の説明に供する波形図
である。
【図３】本考案の変形実施例の構成を示す回路図であ
る。
【図４】従来例の構成を示す回路図である。
【図５】従来例の作用の説明に供する波形図である。
【符号の説明】
１および１２ ＦＥＴ ２および８ トランジスタ ３ 抵抗 ４ コンデンサ ６ 位相比較器 ７ チャージポンプ ５、１１および１３ ループフィルタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 1/26 Ｕ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 受信機におけるＰＬＬ回路のループフィ
    ルタであって、ループフィルタを構成する直流増幅器の
    入力端の動作点を位相比較器出力電圧幅以内で可変させ
    る可変手段を備え、受信機の同調動作と同期して可変手
    段を制御して前記動作点を移動させることを特徴とする
    ＰＬＬ回路のループフィルタ。
JP1991106436U 1991-12-02 1991-12-02 Ｐｌｌ回路のループフィルタ Expired - Fee Related JP2582890Y2 (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344536U (ja) * 1986-09-10 1988-03-25

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JPS6344536U (ja) * 1986-09-10 1988-03-25

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