JPH0550855B2 - - Google Patents
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- Publication number
- JPH0550855B2 JPH0550855B2 JP59120813A JP12081384A JPH0550855B2 JP H0550855 B2 JPH0550855 B2 JP H0550855B2 JP 59120813 A JP59120813 A JP 59120813A JP 12081384 A JP12081384 A JP 12081384A JP H0550855 B2 JPH0550855 B2 JP H0550855B2
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- JP
- Japan
- Prior art keywords
- capacitor
- oxide film
- groove
- region
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に係り、特にメモリキヤパ
シタの容量を大きくすることによりすぐれた特性
を持つダイナミツクメモリを提供するものであ
る。
シタの容量を大きくすることによりすぐれた特性
を持つダイナミツクメモリを提供するものであ
る。
従来、１つのトランジスタと１つのキヤパシタ
よりメモリセルを形成するいわゆる１トランジス
タ・１キヤパシタ型のメモリセルは、大容量半導
体メモリを容易に形成することができるため広く
用いられている。その一例を第１図に平面図（第
１図ａ）およびそのａ−a′線における断面図（第
１図ｂ）によつて示す。
よりメモリセルを形成するいわゆる１トランジス
タ・１キヤパシタ型のメモリセルは、大容量半導
体メモリを容易に形成することができるため広く
用いられている。その一例を第１図に平面図（第
１図ａ）およびそのａ−a′線における断面図（第
１図ｂ）によつて示す。
すなわち、ゲート絶縁膜１０１を介して設けら
れたゲート電極１０２と半導体基板によつて構成
されたキヤパシタンスに電荷を蓄積し、この電荷
をスイツチング・トランジスタ１０３の“オン”
“オフ”によりビツト線に取り出し情報を認識す
る。
れたゲート電極１０２と半導体基板によつて構成
されたキヤパシタンスに電荷を蓄積し、この電荷
をスイツチング・トランジスタ１０３の“オン”
“オフ”によりビツト線に取り出し情報を認識す
る。
したがつて信号のノイズ・マージンを大きくし
て、動作の信頼性を上げるためには、メモリキヤ
パシタ１０４の容量を大きくすることがぜひとも
必要である。
て、動作の信頼性を上げるためには、メモリキヤ
パシタ１０４の容量を大きくすることがぜひとも
必要である。
ところが、メモリの集積度が上がるにしたがつ
て、メモリセルはだんだん小さくなり、従来の平
面型のメモリキヤパシタ構造では、十分なキヤパ
シタ容量を得ることが困難となつている。
て、メモリセルはだんだん小さくなり、従来の平
面型のメモリキヤパシタ構造では、十分なキヤパ
シタ容量を得ることが困難となつている。
そこで、シリコン基板に溝を形成し、この溝に
も絶縁膜を設け、メモリ・キヤパシタ容量を増加
させる方法が提案されている。これは第２図ａに
示すように、まず素子形成領域のキヤパシタ形成
領域に四辺形の開口部を持つ溝を形成し、この溝
の内壁を含むキヤパシタ形成領域に熱酸化により
薄い酸化膜を形成してキヤパシタを形成してい
る。これによりキヤパシタ容量は溝の側壁部の分
増加することになり、微細化しているダイナミツ
クメモリセルのキヤパシタ容量の改善に大きな効
果があつた。
も絶縁膜を設け、メモリ・キヤパシタ容量を増加
させる方法が提案されている。これは第２図ａに
示すように、まず素子形成領域のキヤパシタ形成
領域に四辺形の開口部を持つ溝を形成し、この溝
の内壁を含むキヤパシタ形成領域に熱酸化により
薄い酸化膜を形成してキヤパシタを形成してい
る。これによりキヤパシタ容量は溝の側壁部の分
増加することになり、微細化しているダイナミツ
クメモリセルのキヤパシタ容量の改善に大きな効
果があつた。
しかしながらこの方法では、溝を酸化する場合
ｂの様に溝底面のコーナーの酸化膜の膜厚tox2が
溝の側壁部の酸化膜２０１厚tox1に比べて薄くな
り、これによりキヤパシタの酸化膜耐圧が著しく
劣化し、メモリセルの歩留りを著しく低下させる
など重大な問題があつた。
ｂの様に溝底面のコーナーの酸化膜の膜厚tox2が
溝の側壁部の酸化膜２０１厚tox1に比べて薄くな
り、これによりキヤパシタの酸化膜耐圧が著しく
劣化し、メモリセルの歩留りを著しく低下させる
など重大な問題があつた。
本発明は以上の点に鑑みなされたものであり、
特に溝型キヤパシタの絶縁耐圧を平面型キヤパシ
タの絶縁耐圧に近づけることにより素子特性、歩
留り、信頼性にすぐれた半導体装置を提供するも
のである。
特に溝型キヤパシタの絶縁耐圧を平面型キヤパシ
タの絶縁耐圧に近づけることにより素子特性、歩
留り、信頼性にすぐれた半導体装置を提供するも
のである。
すなわち本発明は上記目的を達成するために、
キヤパシタを構成する溝を開口部において隣りあ
うすべての２辺のつくる角度が90度より大きく、
開口部が少なくとも５角形以上の多角形であるよ
うに形成するようにした半導体装置である。
キヤパシタを構成する溝を開口部において隣りあ
うすべての２辺のつくる角度が90度より大きく、
開口部が少なくとも５角形以上の多角形であるよ
うに形成するようにした半導体装置である。
本発明によれば、キヤパシタを構成する溝の底
面のコーナーの角度が直角より大きくとれるの
で、熱酸化膜を形成したとき、コーナーの酸化膜
膜厚が極端に薄くなることはなく、これによりキ
ヤパシタの酸化膜耐圧が平面型キヤパシタの耐圧
に近づき、素子の信頼性が著しく向上し製品の歩
留りが向上した。
面のコーナーの角度が直角より大きくとれるの
で、熱酸化膜を形成したとき、コーナーの酸化膜
膜厚が極端に薄くなることはなく、これによりキ
ヤパシタの酸化膜耐圧が平面型キヤパシタの耐圧
に近づき、素子の信頼性が著しく向上し製品の歩
留りが向上した。
以下本発明の一実施例を形成するための製造工
程を第３図ａ〜ｅを用いて説明する。第３図ａに
示すように、Ｐ型シリコン基板３０１上に素子分
離用のフイールド酸化膜３０２を例えば1μｍ程
度形成した後、シリコン基板３０１の表面の熱酸
化膜３０３を例えば1000Å形成する。次にメモリ
キヤパシタ形成領域のうち溝を形成する領域を除
いてレジスト３０４でおおう。このときレジスト
のない溝形成の開口部の形は、それぞれ隣りあう
辺のつくる角度が90度より大きくなるような多角
形、例えば正８角形となる。このレジスト３０４
をマスクとしてシリコン基板３０１の表面の熱酸
化膜３０３を例えばNH4F等でエツチング除去す
ることによりシリコン表面を露出させる３０５。
程を第３図ａ〜ｅを用いて説明する。第３図ａに
示すように、Ｐ型シリコン基板３０１上に素子分
離用のフイールド酸化膜３０２を例えば1μｍ程
度形成した後、シリコン基板３０１の表面の熱酸
化膜３０３を例えば1000Å形成する。次にメモリ
キヤパシタ形成領域のうち溝を形成する領域を除
いてレジスト３０４でおおう。このときレジスト
のない溝形成の開口部の形は、それぞれ隣りあう
辺のつくる角度が90度より大きくなるような多角
形、例えば正８角形となる。このレジスト３０４
をマスクとしてシリコン基板３０１の表面の熱酸
化膜３０３を例えばNH4F等でエツチング除去す
ることによりシリコン表面を露出させる３０５。
次に第３図ｂに示すようにレジスト３０４を除
去した後熱酸化膜３０３をマスクとして、シリコ
ン基板３０１を例えばCl2とH2ガスを用いた反応
性イオン・エツチングによりエツチングする。シ
リコン基板のエツチング深さは例えば開口部の２
倍とする。次いで、基板をエツチングした際のダ
メージ層の除去を行なつた後、例えばAsの拡散
を行ない、溝の側面や底面のシリコンが露出して
いる領域にＮ型不純物層３０７を形成する。
去した後熱酸化膜３０３をマスクとして、シリコ
ン基板３０１を例えばCl2とH2ガスを用いた反応
性イオン・エツチングによりエツチングする。シ
リコン基板のエツチング深さは例えば開口部の２
倍とする。次いで、基板をエツチングした際のダ
メージ層の除去を行なつた後、例えばAsの拡散
を行ない、溝の側面や底面のシリコンが露出して
いる領域にＮ型不純物層３０７を形成する。
次に第３図ｃに示すように、キヤパシタ形成部
を除いてレジスト３０８でおおい、これをマスク
として熱酸化膜３０３をエツチング除去する。次
いでレジスト３０８をマスクとして例えばAsの
イオン注入を行ないキヤパシタ部の下部電極とな
るＮ型不純物層３０９を形成する。
を除いてレジスト３０８でおおい、これをマスク
として熱酸化膜３０３をエツチング除去する。次
いでレジスト３０８をマスクとして例えばAsの
イオン注入を行ないキヤパシタ部の下部電極とな
るＮ型不純物層３０９を形成する。
次に第３図ｄに示すように、レジスト３０８を
除去した後、露出したシリコン表面に例えばO2
をArガスで希釈した雰囲気で熱酸化することに
より例えば100Å程度の熱酸化膜３１０を形成す
る。このとき第４図ｂに示すように３つの平面が
交わる溝底面のコーナー部で、この熱酸化膜３１
０は極端に薄くなることはない。次いで例えばり
んをドープしたポリシリコンのようなゲート電極
材料を用いて、キヤパシタとなる部分のゲート電
極３１１を形成し、次に熱酸化膜３１０，３０３
を除去した後、再び熱酸化によりゲート酸化膜３
１２を形成し、またゲート電極３１３、ソース、
ドレイン３１４等を形成する（第３図ｅ）。
除去した後、露出したシリコン表面に例えばO2
をArガスで希釈した雰囲気で熱酸化することに
より例えば100Å程度の熱酸化膜３１０を形成す
る。このとき第４図ｂに示すように３つの平面が
交わる溝底面のコーナー部で、この熱酸化膜３１
０は極端に薄くなることはない。次いで例えばり
んをドープしたポリシリコンのようなゲート電極
材料を用いて、キヤパシタとなる部分のゲート電
極３１１を形成し、次に熱酸化膜３１０，３０３
を除去した後、再び熱酸化によりゲート酸化膜３
１２を形成し、またゲート電極３１３、ソース、
ドレイン３１４等を形成する（第３図ｅ）。
以上に説明したように、本発明によれば第２図
ａにおける角度θを90度より大きくでき、その結
果第２図ｂに示すように底面コーナー部における
極端な膜厚差は生じない。すなわち第４図ｂに示
すように底部コーナーの酸化膜は形成される。こ
れによりキヤパシタの酸化膜耐圧が平面型キヤパ
シタ（第１図）の場合の酸化膜耐圧に近づき、素
子の信頼性が従来の方法に比べて著しい向上し製
品の歩留りが向上した。
ａにおける角度θを90度より大きくでき、その結
果第２図ｂに示すように底面コーナー部における
極端な膜厚差は生じない。すなわち第４図ｂに示
すように底部コーナーの酸化膜は形成される。こ
れによりキヤパシタの酸化膜耐圧が平面型キヤパ
シタ（第１図）の場合の酸化膜耐圧に近づき、素
子の信頼性が従来の方法に比べて著しい向上し製
品の歩留りが向上した。
尚、本実施例では基板にＰ型を用いたが、Ｎ型
を用いてもよくその際不純物層は逆のＰ型とな
る。又、シリコン表面に薄い酸化膜を形成する方
法としては、本実施例で述べた方法以外のドライ
O2酸化、HCl酸化、ウエツト酸化のほかいわゆ
る酸化方法を用いてもよい。
を用いてもよくその際不純物層は逆のＰ型とな
る。又、シリコン表面に薄い酸化膜を形成する方
法としては、本実施例で述べた方法以外のドライ
O2酸化、HCl酸化、ウエツト酸化のほかいわゆ
る酸化方法を用いてもよい。
さらに、溝を酸化した後に例えばシリコン窒化
膜を例えば気相成長法により例えば50Å程度デポ
して、キヤパシタの絶縁膜として多層膜を使用し
てもよい。
膜を例えば気相成長法により例えば50Å程度デポ
して、キヤパシタの絶縁膜として多層膜を使用し
てもよい。
さらに、第５図に示すように、溝の底部を平面
ではなく、多角形にすることにより溝の底部での
酸化膜の均一性を増加させ、さらに素子の信頼性
を向上させ、製品の歩留りが著しく向上すること
は本発明の結果から明らかである。
ではなく、多角形にすることにより溝の底部での
酸化膜の均一性を増加させ、さらに素子の信頼性
を向上させ、製品の歩留りが著しく向上すること
は本発明の結果から明らかである。
第１図ａ，ｂは夫々１キヤパシタ、１トランジ
スタを用いたダイナミツツ型メモリセルを説明す
る平面図と、そのａ−a′における断面図、第２図
は、従来の薄型キヤパシタを説明する図、第３図
は、本発明の一実施例を説明するための工程断面
図、第４図は、本発明の溝型キヤパシタの特徴を
説明する図、第５図は本発明の他の実施例を示す
図である。
スタを用いたダイナミツツ型メモリセルを説明す
る平面図と、そのａ−a′における断面図、第２図
は、従来の薄型キヤパシタを説明する図、第３図
は、本発明の一実施例を説明するための工程断面
図、第４図は、本発明の溝型キヤパシタの特徴を
説明する図、第５図は本発明の他の実施例を示す
図である。
Claims (1)
- １ MISキヤパシタに電荷を蓄積させることによ
り情報を記憶するダイナミツク型メモリセルにお
いて、半導体基板に素子間分離用の絶縁領域が形
成され、この絶縁領域に囲まれるように素子領域
が形成され、この素子領域の半導体基板に隣りあ
うすべての２辺のつくる角度が90度より大きい、
５角形以上の多角形の開口を有する溝が形成さ
れ、この溝にキヤパシタ絶縁膜、次いでキヤパシ
タ電極が形成されてなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120813A JPS612353A (ja) | 1984-06-14 | 1984-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120813A JPS612353A (ja) | 1984-06-14 | 1984-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612353A JPS612353A (ja) | 1986-01-08 |
| JPH0550855B2 true JPH0550855B2 (ja) | 1993-07-30 |
Family
ID=14795608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120813A Granted JPS612353A (ja) | 1984-06-14 | 1984-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612353A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261416A (ja) * | 2005-03-17 | 2006-09-28 | Denso Corp | 半導体キャパシタ |
| CN101986794B (zh) * | 2007-11-02 | 2015-11-25 | Ipdia公司 | 多层结构及其制造方法 |
-
1984
- 1984-06-14 JP JP59120813A patent/JPS612353A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612353A (ja) | 1986-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |