JPH0551175B2 - - Google Patents
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- JPH0551175B2 JPH0551175B2 JP62002005A JP200587A JPH0551175B2 JP H0551175 B2 JPH0551175 B2 JP H0551175B2 JP 62002005 A JP62002005 A JP 62002005A JP 200587 A JP200587 A JP 200587A JP H0551175 B2 JPH0551175 B2 JP H0551175B2
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- layer
- photoresist
- conductive material
- etching
- metal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
- H10P76/202—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials for lift-off processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/094—Multilayer resist systems, e.g. planarising layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/058—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by depositing on sacrificial masks, e.g. using lift-off
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/963—Removing process residues from vertical substrate surfaces
Landscapes
- Engineering & Computer Science (AREA)
- Architecture (AREA)
- Structural Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は、半導体集積回路装置の相互接続の
ための、平坦な単層または多層薄膜配線を形成す
る方法に関するものであり、特にパシベートされ
た半導体基板中に、埋設平坦配線およびプラグを
した接触孔を形成する方法に関するものである。
ための、平坦な単層または多層薄膜配線を形成す
る方法に関するものであり、特にパシベートされ
た半導体基板中に、埋設平坦配線およびプラグを
した接触孔を形成する方法に関するものである。
Ｂ 従来技術
トランジスタ・エレメントの端子すべてチツプ
の表面上に露出させ、多数のトランジスタの端子
を、１回の付着工程で同時に接続させることので
きる平坦トランジスタの発見以来、装置の集積化
は高度の進歩を示している。デバイス密度は主と
してデバイス寸法の横方向の縮小により、増大し
ている。たとえば、現在では１つのチツプに
400000個のトランジスタを組込んだ、パターンの
ライン幅が約2μｍの256Kダイナミツク・ランダ
ム・アクセス・メモリ（DRAM）が量産されて
いる。この集積度は４年ごとに３倍になつてい
る。この傾向は今後も続くと考えられている。現
在の予想では、ライン幅が0.7μｍの4M−DRAM
が1988年までに実現し、今世紀末までには、約１
億個のトランジスタを組込んだ、ライン幅が
0.25μｍの100M−DRAMが開発されるであろう。
の表面上に露出させ、多数のトランジスタの端子
を、１回の付着工程で同時に接続させることので
きる平坦トランジスタの発見以来、装置の集積化
は高度の進歩を示している。デバイス密度は主と
してデバイス寸法の横方向の縮小により、増大し
ている。たとえば、現在では１つのチツプに
400000個のトランジスタを組込んだ、パターンの
ライン幅が約2μｍの256Kダイナミツク・ランダ
ム・アクセス・メモリ（DRAM）が量産されて
いる。この集積度は４年ごとに３倍になつてい
る。この傾向は今後も続くと考えられている。現
在の予想では、ライン幅が0.7μｍの4M−DRAM
が1988年までに実現し、今世紀末までには、約１
億個のトランジスタを組込んだ、ライン幅が
0.25μｍの100M−DRAMが開発されるであろう。
デバイス密度が増大すると、各回路のデバイス
構成部品を電気的に接続し、チツプに論理または
記憶機能を与える薄膜内部接続メタライゼーシヨ
ンまたは配線の性質が極めて重要になる。相互接
続は機能性を持たなければならない。すなわち、
チツプの性能または速度に有害な影響を与えるこ
となく、チツプに必要な機能を達成するために、
すべての接続を完成させなければならない。この
ためには、配線性、キヤパシタンスおよび抵抗が
主に考慮される。配線間の空間の幅は、利用でき
る限定されたチツプの面積内に結線を収容できる
ように設計しなければならない。同一の配線面で
の相互接続ライン間と、平面間のキヤパシタンス
は最小にすべきである。このためには、誘電率が
低く、所定の結線面におけるラインの太さを最小
にし、配線面間の絶縁体の厚みを最大にするよう
な絶縁材料の使用が必要となる。相互接続ライン
の抵抗率が高いと電圧降下が大きくなり、したが
つて、回路の性能の立場から、受入れられない。
相互接続のもう１つの必要条件は信頼性が高いこ
とである。すなわち、配線は、エレクトロマイグ
レーシヨン、接合のペネトレーシヨン、腐食があ
つてはならず、多層システムの場合には、層間の
破壊の問題を生じてはならない。しかも、相互接
続におけるもう１つの必要条件は、容易に製造で
きること、すなわち、日常の製造が許容できる収
率で行えるよう、方法および材料の組合せに十分
な加工上の余裕があることが必要である。高収率
であることと同時に、方法と材料の組合せは、最
終製品が使用中に故障するような欠陥のないこと
を保証しなければならない。
構成部品を電気的に接続し、チツプに論理または
記憶機能を与える薄膜内部接続メタライゼーシヨ
ンまたは配線の性質が極めて重要になる。相互接
続は機能性を持たなければならない。すなわち、
チツプの性能または速度に有害な影響を与えるこ
となく、チツプに必要な機能を達成するために、
すべての接続を完成させなければならない。この
ためには、配線性、キヤパシタンスおよび抵抗が
主に考慮される。配線間の空間の幅は、利用でき
る限定されたチツプの面積内に結線を収容できる
ように設計しなければならない。同一の配線面で
の相互接続ライン間と、平面間のキヤパシタンス
は最小にすべきである。このためには、誘電率が
低く、所定の結線面におけるラインの太さを最小
にし、配線面間の絶縁体の厚みを最大にするよう
な絶縁材料の使用が必要となる。相互接続ライン
の抵抗率が高いと電圧降下が大きくなり、したが
つて、回路の性能の立場から、受入れられない。
相互接続のもう１つの必要条件は信頼性が高いこ
とである。すなわち、配線は、エレクトロマイグ
レーシヨン、接合のペネトレーシヨン、腐食があ
つてはならず、多層システムの場合には、層間の
破壊の問題を生じてはならない。しかも、相互接
続におけるもう１つの必要条件は、容易に製造で
きること、すなわち、日常の製造が許容できる収
率で行えるよう、方法および材料の組合せに十分
な加工上の余裕があることが必要である。高収率
であることと同時に、方法と材料の組合せは、最
終製品が使用中に故障するような欠陥のないこと
を保証しなければならない。
微細パターンに薄膜相互接続メタライゼーシヨ
ンを形成する従来の方法は、リフト・オフ法とい
う付加法によるものである。基本的なリフト・オ
フ法は米国特許第2559389号明細書に記載されて
いる。この方法の改良は米国特許第3849136号お
よび第3873361号明細書に開示されているが、こ
れらの特許は本願出願人に譲渡されている。この
方法では、一般に半導体装置の基板を、所要のメ
タライゼーシヨン・パターンに従つて、開口部を
有する有機フオトレジスト材料でコーテイングす
る。得られた構造上に、導電性の金属層を付着さ
せる。次に、湿式化学エツチングによりフオトレ
ジストを剥離し、フオトレジスト上の金属層を、
基板表面に接触した金属パターンを残して除去す
る。
ンを形成する従来の方法は、リフト・オフ法とい
う付加法によるものである。基本的なリフト・オ
フ法は米国特許第2559389号明細書に記載されて
いる。この方法の改良は米国特許第3849136号お
よび第3873361号明細書に開示されているが、こ
れらの特許は本願出願人に譲渡されている。この
方法では、一般に半導体装置の基板を、所要のメ
タライゼーシヨン・パターンに従つて、開口部を
有する有機フオトレジスト材料でコーテイングす
る。得られた構造上に、導電性の金属層を付着さ
せる。次に、湿式化学エツチングによりフオトレ
ジストを剥離し、フオトレジスト上の金属層を、
基板表面に接触した金属パターンを残して除去す
る。
上記のリフト・オフ法の改良が、本願出願人に
譲渡された米国特許第4004044号明細書に開示さ
れている。この方法では、基板上にフオトレジス
トとポリジメチルシロキサン樹脂の二重層を付着
させる。開口部を有する第２のフオトレジスト層
を、樹脂材料上に形成したマスクとして使用し、
後者をスパツタ・エツチングする。画定された樹
脂材料をマスクとして使用して、第１のフオトレ
ジストをスパツタ・エツチングして、基板の領域
を露出させるとともに、樹脂層を容易に剥すこと
のできるように、開口部のオーバ・ハングを形成
する。次に、樹脂および第１のフオトレジストの
開口部を介して基板上に金属を付着させた後、こ
れらのマスク材料をリフト・オフする。
譲渡された米国特許第4004044号明細書に開示さ
れている。この方法では、基板上にフオトレジス
トとポリジメチルシロキサン樹脂の二重層を付着
させる。開口部を有する第２のフオトレジスト層
を、樹脂材料上に形成したマスクとして使用し、
後者をスパツタ・エツチングする。画定された樹
脂材料をマスクとして使用して、第１のフオトレ
ジストをスパツタ・エツチングして、基板の領域
を露出させるとともに、樹脂層を容易に剥すこと
のできるように、開口部のオーバ・ハングを形成
する。次に、樹脂および第１のフオトレジストの
開口部を介して基板上に金属を付着させた後、こ
れらのマスク材料をリフト・オフする。
米国特許第4076860号明細書には、リフト・オ
フ法により得られるものより太い配線形成する方
法が開示されている。この方法では、第１のフオ
トレジスト層を使用するリフト・オフ法により、
平坦でない導体皮膜を形成した後、第２のフオト
レジストを塗布して金属層の谷を埋める。第２の
フオトレジストをエツチ・マスクとして使用し
て、不要の金属を除去する。残つたフオトレジス
トをすべて除去すると、基板表面から突出した配
線構造が得られる。
フ法により得られるものより太い配線形成する方
法が開示されている。この方法では、第１のフオ
トレジスト層を使用するリフト・オフ法により、
平坦でない導体皮膜を形成した後、第２のフオト
レジストを塗布して金属層の谷を埋める。第２の
フオトレジストをエツチ・マスクとして使用し
て、不要の金属を除去する。残つたフオトレジス
トをすべて除去すると、基板表面から突出した配
線構造が得られる。
チツプ・レベルの配線を形成するもう１つの方
法は、金属RIE（反応性イオン・エツチング）と
呼ばれる除去処理によるものである。こと方法で
は、金属のブランケツト層を半導体基板上に付着
させる。次に、必要な配線パターンの逆の形状の
開口部を有するRIEマスクを使用して、RIEによ
り金属層をパターン化する。
法は、金属RIE（反応性イオン・エツチング）と
呼ばれる除去処理によるものである。こと方法で
は、金属のブランケツト層を半導体基板上に付着
させる。次に、必要な配線パターンの逆の形状の
開口部を有するRIEマスクを使用して、RIEによ
り金属層をパターン化する。
このように、上記の追加処理、除去処理のいず
れによつても、平坦でない配線構造が得られる。
平坦な構造を形成するためには、絶縁体を付着さ
せた後、研摩により金属パターン上の絶縁体を除
去する。上記の方法は面倒であるだけでなく、こ
れらの方法で形成した配線は、研摩工程中に生じ
る応力のため、破損するおそれがある。得られた
構造は、研摩のばらつきのため、表面が不均一ま
たは非平坦になる傾向がある。その結果、これら
の方法は、場合により、フオトレジスト、または
RIEマスク開口部のリソグラフイによる画定に依
存し、また従来のリソグラフイおよび、位置合せ
の許容誤差に固有の限界があるため、高密度の配
線には適さない。
れによつても、平坦でない配線構造が得られる。
平坦な構造を形成するためには、絶縁体を付着さ
せた後、研摩により金属パターン上の絶縁体を除
去する。上記の方法は面倒であるだけでなく、こ
れらの方法で形成した配線は、研摩工程中に生じ
る応力のため、破損するおそれがある。得られた
構造は、研摩のばらつきのため、表面が不均一ま
たは非平坦になる傾向がある。その結果、これら
の方法は、場合により、フオトレジスト、または
RIEマスク開口部のリソグラフイによる画定に依
存し、また従来のリソグラフイおよび、位置合せ
の許容誤差に固有の限界があるため、高密度の配
線には適さない。
参考書として、A.J.Hoegら、“自己整合絶縁平
坦化による金属リフト・オフ法（Metal Lift−
Off Process with ａ Self−aligned
Insutation Planarization）”アイ・ビー・エ
ム・テクニカル・デイスクロージヤ・ブレテイン
（IBM Technical Disclosure Bulletin）、
Vol.24、No.９、1982年２月、p.4839〜4840に、平
坦化した金属配線を製造する方法が開示されてい
る。この方法では、窒素物層の広い開口部に金属
ストリツプをセツトし、一連の充填工程を行つ
て、金属の両側にできたすき間を埋め、平滑な表
面を形成するものである。
坦化による金属リフト・オフ法（Metal Lift−
Off Process with ａ Self−aligned
Insutation Planarization）”アイ・ビー・エ
ム・テクニカル・デイスクロージヤ・ブレテイン
（IBM Technical Disclosure Bulletin）、
Vol.24、No.９、1982年２月、p.4839〜4840に、平
坦化した金属配線を製造する方法が開示されてい
る。この方法では、窒素物層の広い開口部に金属
ストリツプをセツトし、一連の充填工程を行つ
て、金属の両側にできたすき間を埋め、平滑な表
面を形成するものである。
G.T.Chiuらがアイ・ビー・エム・テクニカ
ル・デイスクロージヤ・ブレテイン（IBM
Technical Disclosure Bulletin）、Vol.25、No.
10、1983年３月、p.5309〜5304に記載した記事に
は、最初に、Hoegらの方法で得たものを使用し
て形成させた、二重レベルのメタライゼーシヨン
を開示している。
ル・デイスクロージヤ・ブレテイン（IBM
Technical Disclosure Bulletin）、Vol.25、No.
10、1983年３月、p.5309〜5304に記載した記事に
は、最初に、Hoegらの方法で得たものを使用し
て形成させた、二重レベルのメタライゼーシヨン
を開示している。
本願出願人に譲渡された米国特許第4307179号
明細書には、基板上に有機重合体樹脂とガラスと
の二重層を形成させる、平坦相互接続メタラジを
形成する方法が開示されている。この二重層に反
応性イオン・エツチングにより溝を形成させた
後、整合金属層を形成させ、金属の凹部にフオト
レジストを充填する。次に平坦なフオトレジスト
を塗布し、金属層の高い部分が露出するようエツ
チングし、ガラスのレベルまでエツチングを続け
る。
明細書には、基板上に有機重合体樹脂とガラスと
の二重層を形成させる、平坦相互接続メタラジを
形成する方法が開示されている。この二重層に反
応性イオン・エツチングにより溝を形成させた
後、整合金属層を形成させ、金属の凹部にフオト
レジストを充填する。次に平坦なフオトレジスト
を塗布し、金属層の高い部分が露出するようエツ
チングし、ガラスのレベルまでエツチングを続け
る。
米国特許第45088150号明細書には、ガラス層の
各レベルに埋込まれたメタライゼーシヨンを形成
する方法が開示されている。基板上に形成しよう
とする接触領域に従つて、部分的開口部を有する
厚いガラス層を形成した後、部分的開口部と、所
定の金属パターンに従つて開口部を有するフオト
レジストを形成させる。次に、部分的開口部を完
全に形成させると同時に、所定の金属パターンに
従つて、ガラス層の表面部に溝を形成させる。リ
フト・オフにより、ガラス層の開口部および溝の
中にメタライゼーシヨンが形成する。
各レベルに埋込まれたメタライゼーシヨンを形成
する方法が開示されている。基板上に形成しよう
とする接触領域に従つて、部分的開口部を有する
厚いガラス層を形成した後、部分的開口部と、所
定の金属パターンに従つて開口部を有するフオト
レジストを形成させる。次に、部分的開口部を完
全に形成させると同時に、所定の金属パターンに
従つて、ガラス層の表面部に溝を形成させる。リ
フト・オフにより、ガラス層の開口部および溝の
中にメタライゼーシヨンが形成する。
これらの従来技術による方法は、基板上に選択
的に金属相互接続パターンを付着させるためにフ
オトレジストを使用するもので、基本的に金属付
着の間にフオトレジストからガスが発生する。こ
のガス発生は、金属パターンの腐食や、エレクト
ロマイグレーシヨンや、断線などの信頼性の低下
につながる。また、製造の容易性の立場から、こ
れらの方法は複雑になる傾向がある。
的に金属相互接続パターンを付着させるためにフ
オトレジストを使用するもので、基本的に金属付
着の間にフオトレジストからガスが発生する。こ
のガス発生は、金属パターンの腐食や、エレクト
ロマイグレーシヨンや、断線などの信頼性の低下
につながる。また、製造の容易性の立場から、こ
れらの方法は複雑になる傾向がある。
Ｃ 発明が解決しようとする問題点
本発明の目的は、金属付着工程中にフオトレジ
ストからガスを発生せず、デバイスの高密度集積
化に適合する相互接続金属結線の形成方法を提供
することにある。
ストからガスを発生せず、デバイスの高密度集積
化に適合する相互接続金属結線の形成方法を提供
することにある。
Ｄ 問題点を解決するための手段
本明細書に開示する方法は、半導体基板に、絶
縁体（たとえば二酸化シリコン）および硬化した
（水分を含有しない）感光材料（たとえばフオト
レジスト）の二重層を設け、後者に所定のメタラ
イジのパターン（接点および相互接続配線のいず
れかまたは両方）を有する開口部（狭いものと広
いものの両方またはいずれか）を形成することに
より、上記およびその他の問題を解決するために
なされたものである。感光層中の開口部は実質的
に垂直な壁を有する。この壁の断面形状は、たと
えば焼付けまたは紫外線の照射による感光層の硬
化を含む従来の多層レジスト（MLR）技術を用
いることにより達成される。パターン化した感光
層をマスクとして使用して、断面形状が垂直なパ
ターンを、反応性イオン・エツチングにより下の
絶縁層に転写する。絶縁体と同じ厚みの金属層と
付着させて、配線用の溝および接点用開口部に充
填する。次に、金属の谷全体に感光材料のプラグ
を形成させる。これは、犠牲の厚い二重の硬化し
た感光層で、その上層のエツチング速度を下層よ
り低くしたものを塗布し、実質的に平坦な表面を
得ることにより達成される。下層は薄く、適合性
があり、上層は厚く、適合性がない。犠牲層を異
方性反応性イオン・エツチングすることにより、
この層は、金属層の谷に感光材料のプラグを残し
て除去する。次にエツチングにより、不必要な金
属を除去される。この金属エツチング工程の間、
プラグは下の接点および配線のエツチ・バリアと
して作用する。次にプラグを構成する感光材料を
除去し、絶縁層と同じ高さのメタラジ・パターン
を得る。この一連の工程を繰返すことにより、多
層書込みを行なうことができる。
縁体（たとえば二酸化シリコン）および硬化した
（水分を含有しない）感光材料（たとえばフオト
レジスト）の二重層を設け、後者に所定のメタラ
イジのパターン（接点および相互接続配線のいず
れかまたは両方）を有する開口部（狭いものと広
いものの両方またはいずれか）を形成することに
より、上記およびその他の問題を解決するために
なされたものである。感光層中の開口部は実質的
に垂直な壁を有する。この壁の断面形状は、たと
えば焼付けまたは紫外線の照射による感光層の硬
化を含む従来の多層レジスト（MLR）技術を用
いることにより達成される。パターン化した感光
層をマスクとして使用して、断面形状が垂直なパ
ターンを、反応性イオン・エツチングにより下の
絶縁層に転写する。絶縁体と同じ厚みの金属層と
付着させて、配線用の溝および接点用開口部に充
填する。次に、金属の谷全体に感光材料のプラグ
を形成させる。これは、犠牲の厚い二重の硬化し
た感光層で、その上層のエツチング速度を下層よ
り低くしたものを塗布し、実質的に平坦な表面を
得ることにより達成される。下層は薄く、適合性
があり、上層は厚く、適合性がない。犠牲層を異
方性反応性イオン・エツチングすることにより、
この層は、金属層の谷に感光材料のプラグを残し
て除去する。次にエツチングにより、不必要な金
属を除去される。この金属エツチング工程の間、
プラグは下の接点および配線のエツチ・バリアと
して作用する。次にプラグを構成する感光材料を
除去し、絶縁層と同じ高さのメタラジ・パターン
を得る。この一連の工程を繰返すことにより、多
層書込みを行なうことができる。
Ｅ 実施例
第１図において、１０は半導体基板であり、そ
の中に作成した能動および受動装置の両方または
いずれか、ならびに、これらの装置を互に電気的
に分解する手段（図示されていない）を有するＰ
型単結晶シリコン基板を示す。能動または受動装
置を構成する高度にドーピングしたＮ型領域を１
２で示す。基板１０は、その上に形成した各種の
集積回路エレメントの受動化層として作用する適
当な絶縁体１４で被覆する。絶縁材料１４は下の
基板と適合する材料で、配線の堆積／レベル間エ
レメントの間の配線キヤパシタンスを最少にし、
腐食されにくいものである。一般に、この絶縁体
１４は、基板がシリコンの場合は、二酸化シリコ
ン、窒素シリコンまたはガラスである。絶縁体１
４の厚みは、一般に0.6〜1.5ミクロンの範囲であ
る。
の中に作成した能動および受動装置の両方または
いずれか、ならびに、これらの装置を互に電気的
に分解する手段（図示されていない）を有するＰ
型単結晶シリコン基板を示す。能動または受動装
置を構成する高度にドーピングしたＮ型領域を１
２で示す。基板１０は、その上に形成した各種の
集積回路エレメントの受動化層として作用する適
当な絶縁体１４で被覆する。絶縁材料１４は下の
基板と適合する材料で、配線の堆積／レベル間エ
レメントの間の配線キヤパシタンスを最少にし、
腐食されにくいものである。一般に、この絶縁体
１４は、基板がシリコンの場合は、二酸化シリコ
ン、窒素シリコンまたはガラスである。絶縁体１
４の厚みは、一般に0.6〜1.5ミクロンの範囲であ
る。
絶縁層１４中に、ドーピングした領域１２への
電気的接触を形成し、基板１０の表面上に相互接
続配線を形成するための接点開口部またはバイア
を形成するため、層１４の上に有機感光（フオト
レジスト）層１６を形成することにより、層１４
に開口部を形成する。層１４中の開口部は実質的
に垂直な（すなわち≧85°の）側壁断面形状を有
する。これは先ず断面形状がほとんど垂直（すな
わち≧85°）の側壁を感光層１６の開口部に形成
することにより達成される。層１６にこれらの開
口部を形成させる方法は、従来の多層レジスト
（MLR）技術によるのが好ましい。MLR技術の
詳細については、B.J.Lin、“サブミクロン光学リ
ソグラフイへの手段としての多層レジスト・シス
テム（Multi−Layer Systems as ａ Means
to Submicron Optical Lithography）”、IEDM
議事録（IEDM Proceedings）、Ｐ・391〜394
（1982年）を参照されたい。この方法では、重合
体感光材料１６、好ましくは、ノボラツク型フエ
ノール・ホルムアルデヒド樹脂および感光性架橋
剤からなり、Shipley Corporationから市販され
ているAZ−4210タイプのフオトレジストを絶縁
体層１４に塗布する。層１６の厚みは通常1.5〜
2.5ミクロンの範囲である。フオトレジスト１６
は、真空中、200〜300℃の範囲で約30〜60分の短
時間ベークを行うことにより硬化させる。代替の
方法は、レジストを真空状態で、波長が約2000〜
3000Åの範囲の紫外線に露出することである。こ
のフオトレジストの硬化工程は、後の金属付着工
程中にガスを発生して、メタラジの腐食の原因に
なる水分その他の汚染物質を追出すため極めて重
要である。次いで、薄い（約2000Å）の絶縁層、
好ましくはプラズマ酸化物（第１図には図示され
ていない）を約90℃の低温で付着させる。次に、
フオトレジストの作像層（図示されていない）を
塗布し、ソフト・ベーク（約80℃で）する。次
に、基板１０上に所要の配線パターンに従つた形
状の開口部を有するフオトマスクを使用して、従
来のエツチングにより、上面のソフト・ベークを
行つたフオトレジストにパターンを付ける。その
後、露出したプラズマ酸化物の層をCF4中でRIE
によりエツチングし、下のフオトレジスト層１６
を露出させる。次に、酸素雰囲気中でRIEを行
い、硬化したフオトレジスト１６にパターンを付
ける。この一連の工程の終わりには、層１６およ
びその上面のプラズマ酸化物のみが残る。次にフ
オトレジスト１６中のパターンを、RIE等の従来
のエツチングにより、下の絶縁体１４に転写す
る。このRIE工程の間、レジスト層１６にあつた
プラズマ酸化物は、絶縁体１４上面の硬化したレ
ジスト層１６のみを残して除去する。第１図で
は、説明のため、狭い接点配線開口部１８および
広い接点配線開口部２０が示されている。
電気的接触を形成し、基板１０の表面上に相互接
続配線を形成するための接点開口部またはバイア
を形成するため、層１４の上に有機感光（フオト
レジスト）層１６を形成することにより、層１４
に開口部を形成する。層１４中の開口部は実質的
に垂直な（すなわち≧85°の）側壁断面形状を有
する。これは先ず断面形状がほとんど垂直（すな
わち≧85°）の側壁を感光層１６の開口部に形成
することにより達成される。層１６にこれらの開
口部を形成させる方法は、従来の多層レジスト
（MLR）技術によるのが好ましい。MLR技術の
詳細については、B.J.Lin、“サブミクロン光学リ
ソグラフイへの手段としての多層レジスト・シス
テム（Multi−Layer Systems as ａ Means
to Submicron Optical Lithography）”、IEDM
議事録（IEDM Proceedings）、Ｐ・391〜394
（1982年）を参照されたい。この方法では、重合
体感光材料１６、好ましくは、ノボラツク型フエ
ノール・ホルムアルデヒド樹脂および感光性架橋
剤からなり、Shipley Corporationから市販され
ているAZ−4210タイプのフオトレジストを絶縁
体層１４に塗布する。層１６の厚みは通常1.5〜
2.5ミクロンの範囲である。フオトレジスト１６
は、真空中、200〜300℃の範囲で約30〜60分の短
時間ベークを行うことにより硬化させる。代替の
方法は、レジストを真空状態で、波長が約2000〜
3000Åの範囲の紫外線に露出することである。こ
のフオトレジストの硬化工程は、後の金属付着工
程中にガスを発生して、メタラジの腐食の原因に
なる水分その他の汚染物質を追出すため極めて重
要である。次いで、薄い（約2000Å）の絶縁層、
好ましくはプラズマ酸化物（第１図には図示され
ていない）を約90℃の低温で付着させる。次に、
フオトレジストの作像層（図示されていない）を
塗布し、ソフト・ベーク（約80℃で）する。次
に、基板１０上に所要の配線パターンに従つた形
状の開口部を有するフオトマスクを使用して、従
来のエツチングにより、上面のソフト・ベークを
行つたフオトレジストにパターンを付ける。その
後、露出したプラズマ酸化物の層をCF4中でRIE
によりエツチングし、下のフオトレジスト層１６
を露出させる。次に、酸素雰囲気中でRIEを行
い、硬化したフオトレジスト１６にパターンを付
ける。この一連の工程の終わりには、層１６およ
びその上面のプラズマ酸化物のみが残る。次にフ
オトレジスト１６中のパターンを、RIE等の従来
のエツチングにより、下の絶縁体１４に転写す
る。このRIE工程の間、レジスト層１６にあつた
プラズマ酸化物は、絶縁体１４上面の硬化したレ
ジスト層１６のみを残して除去する。第１図で
は、説明のため、狭い接点配線開口部１８および
広い接点配線開口部２０が示されている。
次に、第２図に示すように、導電層２２を基板
１０に得られた表面に付着させる。細い溝を充填
するため、この付着は、圧力10-5〜10-7トル、付
着速度500〜1500Å／分で、RFまたはＥガン（Ｅ
−gun）蒸着により行う。代替の方法として、導
電層２２はスパツタリングにより形成させてもよ
い。導電層２２の厚みは、導電材料をバイア
（溝）１８および２０に、実質的に絶縁体１４の
レベルに相当するだけ充填して、平坦な構造を実
現させるために、できるだけ絶縁体１４の厚みに
近付ける。このレベル合わせの必要条件の他に、
材料２２の厚みは、メタラジに必要な導電性、基
板１０が耐える最大応力、および構造中の配線面
の数により支配される。層２２の厚みは通常0.6
〜1.5ミクロンの範囲である。この導電材料２２
は、下記の特性を有する交互接続メタラジに適し
ていれば、いかなる種類のものでもよい。すなわ
ち、抵抗率が低いこと、シリコンおよびシリコン
受動化絶縁体１４の両方またはは一方への接着が
良好であること、シリコンとの接触抵抗が小さい
こと、化学・物理的安定性が良好なこと、および
製造中の取扱いが容易なことなどである。このよ
うな相互接続メタラジの例としてアルミニウム、
アルミニウム・銅・アルミニウム・シリコン・銅
などのアルミニウム合金、モリブデン、タングス
テン、タンタル等がある。代替の方法として、層
２２を付着させる前に、チタンまたはチタン、タ
ングステン合金等のメタラジによる薄いバリア層
（図示されていない）を付着させて、層２２とシ
リコン１０の接着を促進すると同時に、メタラジ
２２のシリコンへの拡散を防止する方法もある。
このバリア層の厚みは一般に1000〜1500Åの範囲
である。狭い開口部１８および広に開口部２０中
に形成する細い導電ラインおよび太い導電ライン
は、それぞれ２４および２６で示す。
１０に得られた表面に付着させる。細い溝を充填
するため、この付着は、圧力10-5〜10-7トル、付
着速度500〜1500Å／分で、RFまたはＥガン（Ｅ
−gun）蒸着により行う。代替の方法として、導
電層２２はスパツタリングにより形成させてもよ
い。導電層２２の厚みは、導電材料をバイア
（溝）１８および２０に、実質的に絶縁体１４の
レベルに相当するだけ充填して、平坦な構造を実
現させるために、できるだけ絶縁体１４の厚みに
近付ける。このレベル合わせの必要条件の他に、
材料２２の厚みは、メタラジに必要な導電性、基
板１０が耐える最大応力、および構造中の配線面
の数により支配される。層２２の厚みは通常0.6
〜1.5ミクロンの範囲である。この導電材料２２
は、下記の特性を有する交互接続メタラジに適し
ていれば、いかなる種類のものでもよい。すなわ
ち、抵抗率が低いこと、シリコンおよびシリコン
受動化絶縁体１４の両方またはは一方への接着が
良好であること、シリコンとの接触抵抗が小さい
こと、化学・物理的安定性が良好なこと、および
製造中の取扱いが容易なことなどである。このよ
うな相互接続メタラジの例としてアルミニウム、
アルミニウム・銅・アルミニウム・シリコン・銅
などのアルミニウム合金、モリブデン、タングス
テン、タンタル等がある。代替の方法として、層
２２を付着させる前に、チタンまたはチタン、タ
ングステン合金等のメタラジによる薄いバリア層
（図示されていない）を付着させて、層２２とシ
リコン１０の接着を促進すると同時に、メタラジ
２２のシリコンへの拡散を防止する方法もある。
このバリア層の厚みは一般に1000〜1500Åの範囲
である。狭い開口部１８および広に開口部２０中
に形成する細い導電ラインおよび太い導電ライン
は、それぞれ２４および２６で示す。
次に、第３図に示すように、二重の犠牲感光層
を使用して、保護プラグを金属の谷の中（すなわ
ち金属配線２４および２６に直接）形成させる。
このため、先ず薄い適合性感光層２８を、従来の
スピン・コーテイングおよび乾燥技術を用いて塗
布する。乾燥は、感光層を硬化させるために、80
〜200℃の温度に加熱することにより行う。乾燥
方法の一例では、感光層を80℃、140℃および180
℃で、各温度15分ずつ加熱する。その後、薄い層
２８の上にかなり厚い感光層３０を塗布し、実質
的に平坦な表面３２を達成させる。この厚い感光
層も、上記の薄い層２８の硬化と同妻の方法で硬
化させる。感光層２８および３０の性質は、同じ
エツチング条件で、層３０が層２８より遅い速度
でエツチングさせるような ものとする。換言すれば、層２８はエツチング
中、層３０に対して選択性を有する。層２８に適
した材料は、トリシクロデカン・ジアゾキノン感
光剤およびノボラツク型樹脂を含むフオトレジス
ト・システムである。感光層２８の１例として、
ジアゾキノン・エチル・セロソルブ・アセテー
ト、キシリン・Ｎブチル・アセテート、ポリビニ
ル・メチルエーテルを含むノボラツク型樹脂から
なる（Shipley Corporationから）市販されてい
るAZ1350Jタイプのフオトレジストがある。感光
層３０の１例としては、(1)メタクリル酸メチル、
(2)メタクリル酸、および、(3)無水メタアクリル酸
の各単量体からなる三元重合体がある。フオトレ
ジスト層２８および３０の厚みはそれぞれ0.7〜
1.2ミクロンおよび１〜２ミクロンの範囲が好ま
しい。この三元重合体はAZ1350Jタイプのレジス
トより約３倍遅い速度でエツチングされるタイプ
のものとする。次に、この構造を、酸素雰囲気中
で、二重フオトレジスト層２８−３０がエツチン
グされ、下の金属２２が露出するまで、反応性イ
オン・エツチングを行う。この異方性エツチング
工程中、犠牲層２８−３０の最初の表面は実質的
に平坦であるため、配線２４および２６上のフオ
トレジストのプラグ３４および３６が、このエツ
チング工程の終了時に得られる。
を使用して、保護プラグを金属の谷の中（すなわ
ち金属配線２４および２６に直接）形成させる。
このため、先ず薄い適合性感光層２８を、従来の
スピン・コーテイングおよび乾燥技術を用いて塗
布する。乾燥は、感光層を硬化させるために、80
〜200℃の温度に加熱することにより行う。乾燥
方法の一例では、感光層を80℃、140℃および180
℃で、各温度15分ずつ加熱する。その後、薄い層
２８の上にかなり厚い感光層３０を塗布し、実質
的に平坦な表面３２を達成させる。この厚い感光
層も、上記の薄い層２８の硬化と同妻の方法で硬
化させる。感光層２８および３０の性質は、同じ
エツチング条件で、層３０が層２８より遅い速度
でエツチングさせるような ものとする。換言すれば、層２８はエツチング
中、層３０に対して選択性を有する。層２８に適
した材料は、トリシクロデカン・ジアゾキノン感
光剤およびノボラツク型樹脂を含むフオトレジス
ト・システムである。感光層２８の１例として、
ジアゾキノン・エチル・セロソルブ・アセテー
ト、キシリン・Ｎブチル・アセテート、ポリビニ
ル・メチルエーテルを含むノボラツク型樹脂から
なる（Shipley Corporationから）市販されてい
るAZ1350Jタイプのフオトレジストがある。感光
層３０の１例としては、(1)メタクリル酸メチル、
(2)メタクリル酸、および、(3)無水メタアクリル酸
の各単量体からなる三元重合体がある。フオトレ
ジスト層２８および３０の厚みはそれぞれ0.7〜
1.2ミクロンおよび１〜２ミクロンの範囲が好ま
しい。この三元重合体はAZ1350Jタイプのレジス
トより約３倍遅い速度でエツチングされるタイプ
のものとする。次に、この構造を、酸素雰囲気中
で、二重フオトレジスト層２８−３０がエツチン
グされ、下の金属２２が露出するまで、反応性イ
オン・エツチングを行う。この異方性エツチング
工程中、犠牲層２８−３０の最初の表面は実質的
に平坦であるため、配線２４および２６上のフオ
トレジストのプラグ３４および３６が、このエツ
チング工程の終了時に得られる。
この一連の工程中次の次の工程は、第５図に示
すように、露出した金属２２のサブトラクテイ
ブ・エツチングである。このため、従来の湿式ま
たは乾式エツチングのいずれを使用してもよい。
たとえば、アルミニウム・銅合金は、リン酸およ
び硝酸の混合物を用いて、35±５℃でエツチング
を行う。このエツチング工程の間、金属配線２４
および２６は、それぞれフオトレジストのプラグ
３４および３６により保護されている。
すように、露出した金属２２のサブトラクテイ
ブ・エツチングである。このため、従来の湿式ま
たは乾式エツチングのいずれを使用してもよい。
たとえば、アルミニウム・銅合金は、リン酸およ
び硝酸の混合物を用いて、35±５℃でエツチング
を行う。このエツチング工程の間、金属配線２４
および２６は、それぞれフオトレジストのプラグ
３４および３６により保護されている。
不必要な部分の金属２２を剥離した後、フオト
レジストのプラグ３４および３６は、フオトレジ
スト層１６とともに、従来のアツシングにより除
去し、第５図に示す構造を得る。配線２４および
２６からそれぞれ外方に突した、（第２図の金属
付着工程中に形成された）細く、こをれ易い金属
スカート、すなわちウイスカ３８，４０を除去す
ると、第６図に示す平坦な構造が得られる。３８
および４０を除去するための１つの方法は、
H3PO4、CH3COOH、HNO3およびH2Oからな
る希薄なエツチング剤を使用してのブラシによる
洗滌である。代りに、構造３８および４０を、軟
い機械的および化学的研摩工程により除去しても
よい。
レジストのプラグ３４および３６は、フオトレジ
スト層１６とともに、従来のアツシングにより除
去し、第５図に示す構造を得る。配線２４および
２６からそれぞれ外方に突した、（第２図の金属
付着工程中に形成された）細く、こをれ易い金属
スカート、すなわちウイスカ３８，４０を除去す
ると、第６図に示す平坦な構造が得られる。３８
および４０を除去するための１つの方法は、
H3PO4、CH3COOH、HNO3およびH2Oからな
る希薄なエツチング剤を使用してのブラシによる
洗滌である。代りに、構造３８および４０を、軟
い機械的および化学的研摩工程により除去しても
よい。
第１〜６図に示す一連の工程を繰返すことによ
り、多層相互接続構造が形成できることは明らか
である。第７図は、さらに３回の一連の工程を行
つた後の最終的な構造を示す。第２、第３および
第４のレベルに相当する絶縁体を、４２，４４お
よび４６で示す。第２レベルに相当する配線を、
４８，５０および５２で、第３レベルに相当する
配線を、５４および５６で、第４レベルに相当す
る配線を、５８，６０および６２で示す。層を重
ねても、相互接続パターンは実質的に平坦なまま
である。これにより、層の数は、表面が平坦でな
いと生ずる問題を無視して増加させることができ
る。
り、多層相互接続構造が形成できることは明らか
である。第７図は、さらに３回の一連の工程を行
つた後の最終的な構造を示す。第２、第３および
第４のレベルに相当する絶縁体を、４２，４４お
よび４６で示す。第２レベルに相当する配線を、
４８，５０および５２で、第３レベルに相当する
配線を、５４および５６で、第４レベルに相当す
る配線を、５８，６０および６２で示す。層を重
ねても、相互接続パターンは実質的に平坦なまま
である。これにより、層の数は、表面が平坦でな
いと生ずる問題を無視して増加させることができ
る。
このようにして、超高密度、高性能の集積回路
の相互接続の目的を満足する平坦なチツプ・レベ
ルの相互接続構造を形成するための、簡単で信頼
性のある方法が得られる。上記の機能を、信頼性
および製造の容易さの必要条件以外にも、この方
法はいくつかの利点を有する。この方法は、相互
接続構造が単層であるか多層であるかに関係な
く、平坦化を達成するための追加的なマスクを必
要としない。ミクロンおよびサブミクロンの幅の
配線または接点を形成することが可能で、後者は
段階的投影マスク整合装置（ステツパ）を使用す
ることにより実現される。この方法は、化学・機
械研摩や、バイアス・スパツタによる酸化物の付
着等、従来の技術の特徴である高価な絶縁体によ
る平坦化技術を必要としない。メタラジはもつぱ
らバイアおよび溝に限定されるため、接点バイア
の縁部おけるエレクトロマイグレーシヨンによる
信頼性の低下および開路故障は除去される。この
方法は完全に平坦な表面を与えるため、重ねたバ
イアの形成に容易に導電性が得られ、これにより
配線密度を高めることができる。
の相互接続の目的を満足する平坦なチツプ・レベ
ルの相互接続構造を形成するための、簡単で信頼
性のある方法が得られる。上記の機能を、信頼性
および製造の容易さの必要条件以外にも、この方
法はいくつかの利点を有する。この方法は、相互
接続構造が単層であるか多層であるかに関係な
く、平坦化を達成するための追加的なマスクを必
要としない。ミクロンおよびサブミクロンの幅の
配線または接点を形成することが可能で、後者は
段階的投影マスク整合装置（ステツパ）を使用す
ることにより実現される。この方法は、化学・機
械研摩や、バイアス・スパツタによる酸化物の付
着等、従来の技術の特徴である高価な絶縁体によ
る平坦化技術を必要としない。メタラジはもつぱ
らバイアおよび溝に限定されるため、接点バイア
の縁部おけるエレクトロマイグレーシヨンによる
信頼性の低下および開路故障は除去される。この
方法は完全に平坦な表面を与えるため、重ねたバ
イアの形成に容易に導電性が得られ、これにより
配線密度を高めることができる。
本発明を、特定の好ましい実施例について説明
したが、多くの代替、修正および変形が可能なこ
とは、上記の説明から明らかであろう。たとえ
ば、本発明は、二重感光層２８−３０（第３図）
を用いて、細い配線と太い配線の両方からなる相
互接続構造を形成する場合について説明したが、
この方法は、細い配線のみ必要とする場合には、
下記のように修正することができる。この場合
は、二重感光層２８−３０の代りに、単一の厚い
感光犠牲層を使用する。この単一感光層は、層２
８または３０のいずれの種類のものでもよく、実
質的に平坦な表面を得るため、十分厚く形成す
る。次にこの単一犠牲層をエツチングして、狭い
配線溝中にプラグを形成し、これをマスクとして
用いて、上記のように不要の金属を除去する。こ
の発明はシリコン基板について説明したが、ガリ
ウム・ヒ素のような他の基板にも適用することが
できる。
したが、多くの代替、修正および変形が可能なこ
とは、上記の説明から明らかであろう。たとえ
ば、本発明は、二重感光層２８−３０（第３図）
を用いて、細い配線と太い配線の両方からなる相
互接続構造を形成する場合について説明したが、
この方法は、細い配線のみ必要とする場合には、
下記のように修正することができる。この場合
は、二重感光層２８−３０の代りに、単一の厚い
感光犠牲層を使用する。この単一感光層は、層２
８または３０のいずれの種類のものでもよく、実
質的に平坦な表面を得るため、十分厚く形成す
る。次にこの単一犠牲層をエツチングして、狭い
配線溝中にプラグを形成し、これをマスクとして
用いて、上記のように不要の金属を除去する。こ
の発明はシリコン基板について説明したが、ガリ
ウム・ヒ素のような他の基板にも適用することが
できる。
Ｆ 発明の効果
以上のように、この発明によれば、金属付着工
程中にフオトレジストからガスを発生せず、高密
度集積化を達成できる多重レベル相互接続結線の
形成方法が与えられる。
程中にフオトレジストからガスを発生せず、高密
度集積化を達成できる多重レベル相互接続結線の
形成方法が与えられる。
第１〜６図は、本発明の原理に従つて、チツ
プ・レベルの平坦な導電性構造を製造する各段階
の断面図、第７図は、本発明の原理に従つて製造
した平坦な多層導電性構造である。 １０……半導体基板、１２……Ｎ型領域、１４
……絶縁体層、１６……感光材料層、１８，２０
……開口部。
プ・レベルの平坦な導電性構造を製造する各段階
の断面図、第７図は、本発明の原理に従つて製造
した平坦な多層導電性構造である。 １０……半導体基板、１２……Ｎ型領域、１４
……絶縁体層、１６……感光材料層、１８，２０
……開口部。
Claims (1)
- 【特許請求の範囲】 １ (a) 基板上に絶縁層を形成する工程と、 (b) 上記絶縁層に第１のフオトレジスト層を付着
する工程と、 (c) 上記第１のフオトレジスト層を硬化させる工
程と、 (d) 導電材料のパターンを形成すべき箇所におい
て、上記第１のフオトレジスト層に、ほぼ垂直
な側壁をもつ開口を形成する工程と、 (e) 反応性イオン・エツチングにより、上記開口
の箇所で露出されている部分の上記絶縁層を除
去する工程と、 (f) 上記絶縁層の除去によつて露出された基板上
と、上記開口の側壁と、上記第１のフオトレジ
スト層の全面に共形的に、上記絶縁層にほぼ等
しい厚さで導電材料の層を付着する工程と、 (g) 上記導電材料の層に共形的に、第２のフオト
レジスト層を付着する工程と、 (h) 上記第２のフオトレジスト層上に、ほぼ平坦
になるように、上記第２のフオトレジスト層よ
りも厚く、第２のフオトレジスト層とはエツチ
ング特性の異なる第３のフオトレジスト層を付
着する工程と、 (i) 上記第３のフオトレジストよりも上記第２の
フオトレジストをより速く除去するような反応
性エツチングにより、上記第１のフオトレジス
ト上に配置されている上記導電材料の層を露出
させるが、上記開口中に付着されている上記導
電材料の層上の上記第２のフオトレジストは残
すように、上記第２及び第３のフオトレジスト
層をエツチングする工程と、 (j) 上記第１のフオトレジスト上の上記導電材料
の層を除去するように、上記導電材料の層をエ
ツチングする工程と、 (k) 上記第１のフオトレジスト、及び上記開口中
に付着されている上記導電材料の層上の上記第
２のフオトレジストを除去する工程を有する、 導電性相互接続結線の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US842576 | 1986-03-21 | ||
| US06/842,576 US4689113A (en) | 1986-03-21 | 1986-03-21 | Process for forming planar chip-level wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235758A JPS62235758A (ja) | 1987-10-15 |
| JPH0551175B2 true JPH0551175B2 (ja) | 1993-07-30 |
Family
ID=25287691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002005A Granted JPS62235758A (ja) | 1986-03-21 | 1987-01-09 | 導電性相互接続結線の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4689113A (ja) |
| EP (1) | EP0239756B1 (ja) |
| JP (1) | JPS62235758A (ja) |
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