JPH0551209B2 - - Google Patents
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- JPH0551209B2 JPH0551209B2 JP61248405A JP24840586A JPH0551209B2 JP H0551209 B2 JPH0551209 B2 JP H0551209B2 JP 61248405 A JP61248405 A JP 61248405A JP 24840586 A JP24840586 A JP 24840586A JP H0551209 B2 JPH0551209 B2 JP H0551209B2
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- terminal
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はフリツプフロツプに関し、特にデー
タフリツプフロツプおよびＴ−フリツプフロツプ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) This invention relates to flip-flops, and more particularly to data flip-flops and T-flip-flops.
（従来の技術）
従来、この種のフリツプフロツプ回路について
は、文献「フリツプフロツプ回路と計数回路の設
計」（昭和50年）東京電気大学出版局、第84頁〜
第89頁に記載されている。(Prior Art) Conventionally, this type of flip-flop circuit has been described in the document "Design of Flip-Flop Circuit and Counting Circuit" (1975), Tokyo Denki University Press, pp. 84-
It is described on page 89.
第３図は一般のＤ−フリツプフロツプ回路を説
明するための回路図であり、６つのNORゲート
３１〜３６で構成される。CLはクロツクパルス
信号入力端子（以下クロツク端子という）であ
り、Ｄ及びはそれぞれデータパルス入力端子及
び逆相のデータパルス入力端子（以下データ端子
という）であり、Ｑ及びはそれぞれ出力端子及
び逆相の出力端子である。 FIG. 3 is a circuit diagram for explaining a general D-flip-flop circuit, which is composed of six NOR gates 31-36. CL is a clock pulse signal input terminal (hereinafter referred to as a clock terminal), D and are respectively a data pulse input terminal and an opposite-phase data pulse input terminal (hereinafter referred to as a data terminal), and Q and are an output terminal and an opposite-phase data pulse input terminal, respectively. It is an output terminal.
第４図は、第３図に示した回路において点線の
ように出力端子Ｑと逆相データ端子、逆相出力
端子とデータ端子Ｄをそれぞれ接続したＴ−フ
リツプフロツプ回路について、その動作を説明す
るためのタイムチヤートである。横軸は時刻t0〜
t5をとり、縦軸は第３図に示したクロツク端子
CL、ノードＮ１〜Ｎ４、出力端子Ｑ及び逆相出
力端子の論理レベルをとつてある。以下図面を
用いて説明する。 FIG. 4 is for explaining the operation of a T-flip-flop circuit in which the output terminal Q and the negative-phase data terminal, and the negative-phase output terminal and the data terminal D are respectively connected as shown by dotted lines in the circuit shown in FIG. This is a time chart. The horizontal axis is time t 0 ~
t 5 , and the vertical axis is the clock terminal shown in Figure 3.
The logic levels of CL, nodes N1 to N4, output terminal Q, and negative phase output terminal are determined. This will be explained below using the drawings.
第３図及び第４図に示すように、時刻t0におい
てクロツク端子CLが高レベル（以下Ｈという）
であり、出力端子Ｑが低レベル（以下Ｌという）、
逆相出力端子がＨであるとする。このときノー
ドＮ２，Ｎ３はクロツク端子CLがＨであるため
にともにＬであり、ノードＮ１は出力端子Ｑ、ノ
ードＮ２がともにＬであるためにＨであり、ノー
ドＮ４は逆相出力端子がＨであるためＬであ
る。回路はこの状態で安定である。次に時刻t1で
クロツク端子CLがＬに変わるとノードＮ２はク
ロツク端子CLおよびノードＮ３がＬであるため
ノードＮ１できまり、時刻t1でノードＮ１がＨで
あるためノードＮ２はＬである。同様にノードＮ
３は、時刻t1でノードＮ４がＬであるためＨに変
わる。逆相出力端子はノードＮ３がＨのためＬ
に変わり、このため出力端子ＱはノードＮ２がＬ
であり、逆相出力端子がＬに変わつたことによ
り、Ｈになる。Ｎ１は出力端子ＱがＨのためにＬ
に変わり、ノードＮ４はノードＮ３がＨのためＬ
である。回路はこの状態で安定になる。続いて時
刻t2でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はともにＬになるがこのことにより出力端子
Ｑおよび逆相出力端子は変化しない。ノードＮ
１はＬのままであるがノードＮ４はノードＮ３と
逆相出力端子とがともにＬであるため、Ｈにな
る。回路はこの状態で安定になる。次に時刻t3で
クロツク端子CLがＬになるとノードＮ２はノー
ドＮ１によりきまり、ノードＮ１がＬであるた
め、ノードＮ２はＨになる。ノードＮ３はノード
Ｎ４によりきまり、ノードＮ４がＨのためノード
Ｎ３はＬになる。出力端子ＱはノードＮ２がＨに
なるためＬになり逆相出力端子は出力端子Ｑお
よびＮ３がともにＬであるため、Ｈになる。ノー
ドＮ１はノードＮ２がＨになるためＬのままであ
り、ノードＮ４は逆相出力端子がＨになるため
Ｌになる。この状態で回路は安定する。続いて時
刻t4でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はＬになる。このことにより出力端子Ｑ、逆
相出力端子が変化することはない。ノードＮ１
は出力端子ＱがＬでありノードＮ２がＬになるた
め、Ｈになる。ノードＮ４は逆相出力端子がＨ
であるためＬのままである。時刻t4で、回路は時
刻t0と同じ状態になり安定する。 As shown in Figures 3 and 4, at time t0 , the clock terminal CL is at a high level (hereinafter referred to as H).
, the output terminal Q is at a low level (hereinafter referred to as L),
Assume that the negative phase output terminal is H. At this time, nodes N2 and N3 are both at L because the clock terminal CL is at H, node N1 is at H because the output terminal Q and node N2 are both at L, and node N4 has an opposite phase output terminal at H. Therefore, it is L. The circuit is stable in this state. Next, at time t1 , when the clock terminal CL changes to L, the node N2 is determined by the node N1 because the clock terminal CL and node N3 are at L, and at time t1 , node N1 is at H, so node N2 is at L. . Similarly, node N
3 changes to H because node N4 is L at time t1 . The negative phase output terminal is L because node N3 is H.
Therefore, the output terminal Q has the node N2 at L.
As the negative phase output terminal changes to L, it becomes H. N1 is low because the output terminal Q is high.
, node N4 becomes L because node N3 is H.
It is. The circuit becomes stable in this state. Subsequently, at time t2 , when the clock terminal CL becomes H, the node N2,
Both N3 become L, but this does not change the output terminal Q and the negative phase output terminal. Node N
1 remains at L, but node N4 becomes H because node N3 and the opposite phase output terminal are both at L. The circuit becomes stable in this state. Next, at time t3 , when the clock terminal CL becomes L, the node N2 is determined by the node N1, and since the node N1 is L, the node N2 becomes H. Node N3 is determined by node N4, and since node N4 is H, node N3 becomes L. The output terminal Q becomes L because the node N2 becomes H, and the reverse phase output terminal becomes H because the output terminals Q and N3 are both L. The node N1 remains at L because the node N2 becomes H, and the node N4 becomes L because the negative phase output terminal becomes H. The circuit is stable in this state. Subsequently, at time t4 , when the clock terminal CL becomes H, the node N2,
N3 becomes L. As a result, the output terminal Q and the negative phase output terminal do not change. Node N1
Since the output terminal Q is L and the node N2 is L, it becomes H. The negative phase output terminal of node N4 is H.
Therefore, it remains at L. At time t4 , the circuit is in the same state as time t0 and is stable.
以上のようにＴ−フリツプフロツプ回路は、ク
ロツク端子CLの立ち下がり時に、出力端子Ｑが
ＬとＨのスイツチングを繰り返す1/2分周動作を
行う分周回路として用いられる。この回路のクリ
テイカルパスは、例えばノードＮ１がＨのときは
ノードＮ１からNORゲート３２を通り、ノード
Ｎ２を経てNORゲート３５を通りさらにNORゲ
ート３６を通りNORゲート３４を通りノードＮ
４に至る道すじであり、この部分の遅延時間特性
によりこの回路の最高動作周波数が決定される。 As described above, the T-flip-flop circuit is used as a frequency dividing circuit that performs a 1/2 frequency division operation in which the output terminal Q repeatedly switches between L and H when the clock terminal CL falls. For example, when the node N1 is H, the critical path of this circuit is from the node N1, passes through the NOR gate 32, passes through the node N2, passes through the NOR gate 35, passes through the NOR gate 36, passes through the NOR gate 34, and passes through the node N1.
4, and the maximum operating frequency of this circuit is determined by the delay time characteristics of this part.
（発明が解決しようとする問題点）
しかしながら上述のようなフリツプフロツプ回
路では、NORゲート３２およびNORゲート３３
はフアンアウト数が３と大きく、これらのNOR
ゲートについては伝搬遅延時間が大きい。また
NORゲート段数が多く回路全体の遅延時間が大
きくなる。これらの理由により、高い周波数の入
力クロツクパルスでは正常に分周動作をしないと
いう問題点があつた。(Problem to be Solved by the Invention) However, in the flip-flop circuit as described above, the NOR gate 32 and the NOR gate 33
has a large fanout number of 3, and these NOR
The gate has a large propagation delay time. Also
The large number of NOR gate stages increases the delay time of the entire circuit. For these reasons, there was a problem in that the frequency division operation did not work properly with high frequency input clock pulses.
そこで、この発明の目的は高い周波数の入力ク
ロツクパルスで正常に動作可能なフリツプフロツ
プ回路を提供することにある。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a flip-flop circuit which can operate normally with high frequency input clock pulses.
（問題点を解決するための手段）
この発明は前記問題点を解決するために、２つ
のインバータ回路から成り互いに一方のインバー
タ回路の出力を他方のインバータ回路の入力とし
て帰還接続された基本フリツプフロツプ回路と、
前記基本フリツプフロツプ回路の入力及び出力に
それぞれ接続された電界効果トランジスタ（以下
FETという）及び増幅用インバータ回路とを設
け、入力信号がこのFETを介して前記基本フリ
ツプフロツプ回路に入力され、且つこのFETの
ゲートにはクロツクパルス信号が入力され、前記
基本フリツプフロツプ回路の出力が前記増幅用イ
ンバータ回路を介して出力されるように構成した
ものである。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a basic flip-flop circuit consisting of two inverter circuits connected to each other for feedback with the output of one inverter circuit being used as the input of the other inverter circuit. and,
Field effect transistors (hereinafter referred to as
An input signal is input to the basic flip-flop circuit via this FET, a clock pulse signal is input to the gate of this FET, and the output of the basic flip-flop circuit is input to the amplification inverter circuit. It is configured such that the signal is outputted via an inverter circuit.
（作用）
以上のようにこの発明によれば、増幅用インバ
ータ回路とFETを用いたトランスフアゲートに、
お互いの入力と出力を相互接続した２つのインバ
ータ回路により構成される基本フリツプフロツプ
回路を加えてフリツプフロツプ回路を構成してい
るので、フリツプフロツプ回路の最高動作周波数
を決めるクリテイカルパスの伝搬遅延時間を小さ
くすることができる。(Function) As described above, according to the present invention, a transfer gate using an amplification inverter circuit and FET,
Since the flip-flop circuit is constructed by adding a basic flip-flop circuit consisting of two inverter circuits whose inputs and outputs are interconnected, the propagation delay time of the critical path that determines the maximum operating frequency of the flip-flop circuit is reduced. be able to.
（実施例）
第１図はこの発明の実施例を説明するためのフ
リツプフロツプ回路の回路図であり、第２図は第
１図に示したフリツプフロツプ回路の動作を説明
するためのタイムチヤートである。以下図面を用
いて説明する。(Embodiment) FIG. 1 is a circuit diagram of a flip-flop circuit for explaining an embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation of the flip-flop circuit shown in FIG. This will be explained below using the drawings.
第１図に示したフリツプフロツプ回路は、マス
ター側とスレーブ側の両方にこの発明のフリツプ
フロツプ回路を用いたものであり、クロツクパル
ス入力端子CLと逆相クロツクパルス入力端子
と、データ入力端子Ｄと逆相データ入力端子
と、出力端子Ｑとこれと逆相の出力端子を有
し、この間にインバータ回路２つからなる基本フ
リツプフロツプ回路が２つと、増幅用インバータ
回路４つとFET4つが接続されている。 The flip-flop circuit shown in FIG. 1 uses the flip-flop circuit of the present invention on both the master side and the slave side, and has a clock pulse input terminal CL, a reverse phase clock pulse input terminal, a data input terminal D, and reverse phase data. It has an input terminal, an output terminal Q, and an output terminal having the opposite phase, and between these two basic flip-flop circuits each consisting of two inverter circuits, four amplifying inverter circuits, and four FETs are connected.
データ入力端子ＤはFET１のドレインに接続
され、逆相データ入力端子はFET２のドレイ
ンに接続されている。FET１のソースは第１の
基本フリツプフロツプ回路を構成するインバータ
３の入力と増幅用インバータ５の入力に接続さ
れ、FET２のソースは同じく第１の基本フリツ
プフロツプ回路を構成するインバータ４の入力
と、同じく増幅用インバータ６の入力に接続され
る。インバータ３の出力はインバータ４の入力に
帰還接続され、インバータ４の出力はインバータ
３の入力に帰還接続される。増幅用インバータ５
の出力はFET７のドレインに接続され、増幅用
インバータ６の出力はFET８のドレインに接続
される。FET７のソースは第２の基本フリツプ
フロツプ回路を構成するインバータ９の入力と、
増幅用インバータ１１の入力に接続され、FET
８のソースは同じく第２の基本フリツプフロツプ
回路を構成するインバータ１０の入力と同じく増
幅用インバータ１２の入力に接続される。インバ
ータ９の出力はインバータ１０の入力に帰還接続
され、インバータ１０の出力はインバータ９の入
力に帰還接続される。増幅用インバータ１１の出
力は出力端子Ｑに接続され増幅用インバータ１２
の出力は逆相出力端子に接続される。 The data input terminal D is connected to the drain of FET1, and the negative phase data input terminal is connected to the drain of FET2. The source of FET1 is connected to the input of inverter 3 constituting the first basic flip-flop circuit and the input of amplifying inverter 5, and the source of FET2 is connected to the input of inverter 4 constituting the first basic flip-flop circuit and also to the input of amplifying inverter 5. is connected to the input of the inverter 6. The output of inverter 3 is connected in feedback to the input of inverter 4, and the output of inverter 4 is connected in feedback to the input of inverter 3. Amplification inverter 5
The output of is connected to the drain of FET7, and the output of amplifying inverter 6 is connected to the drain of FET8. The source of FET7 is the input of inverter 9 which constitutes the second basic flip-flop circuit,
Connected to the input of the amplification inverter 11, the FET
The source of 8 is connected to the input of an amplifying inverter 12 as well as the input of an inverter 10 constituting the second basic flip-flop circuit. The output of inverter 9 is connected in feedback to the input of inverter 10, and the output of inverter 10 is connected in feedback to the input of inverter 9. The output of the amplification inverter 11 is connected to the output terminal Q, and the output of the amplification inverter 12 is connected to the output terminal Q.
The output of is connected to the negative phase output terminal.
クロツクパルス入力端子CLはFET７のゲート
とFET８のゲートに接続され、逆相クロツクパ
ルス入力端子はFET１のゲートとFET２のゲ
ートに接続される。 The clock pulse input terminal CL is connected to the gates of FET7 and FET8, and the reverse phase clock pulse input terminal is connected to the gates of FET1 and FET2.
次にこのフリツプフロツプ回路の動作を、第１
図に示した点線のように、増幅用インバータ１１
の出力をFET２のドレインに接続し、増幅用イ
ンバータ１２の出力をFET１のドレインに接続
した回路について第２図を用いて説明する。 Next, the operation of this flip-flop circuit is described in the first
As shown by the dotted line in the figure, the amplification inverter 11
A circuit in which the output of the amplifying inverter 12 is connected to the drain of the FET 2, and the output of the amplifying inverter 12 is connected to the drain of the FET 1 will be described with reference to FIG.
第２図において、横軸は時刻t0〜t5をとり、縦
軸は第１図に示したクロツクパルス入力端子CL、
逆相クロツクパルス入力端子、ノードＮ１１
〜Ｎ１６、出力端子Ｑ及び逆相出力端子の論理
レベルをとつてある。 In FIG. 2, the horizontal axis represents time t0 to t5 , and the vertical axis represents the clock pulse input terminal CL shown in FIG.
Negative phase clock pulse input terminal, node N11
~N16, the logic levels of the output terminal Q and the negative phase output terminal are determined.
第１図及び第２図に示すように、時刻t0におい
てクロツク端子CLがＬ、逆相クロツク端子が
Ｈ、ノードＮ１１がＨ、ノードＮ１２がＬ、ノー
ドＮ１３がＬ、ノードＮ１４がＨ、ノードＮ１５
がＨ、ノードＮ１６がＬ、出力端子ＱがＬ、逆相
出力端子がＨであるとする。時刻t1においてク
ロツク端子がＨ、逆相クロツク端子がＬになると
FET１とFET２とが非導通状態になり、FET７
とFET８とが導通状態になり、ノードＮ１５が
Ｌ、ノードＮ１６がＨになり、従つて出力端子Ｑ
がＨ、逆相出力端子がＬになる。ノードＮ１１
〜Ｎ１４は変化しない。次に時刻t2でクロツク端
子CLがＬ、逆相クロツク端子がＨになると、
FET１とFET２が導通状態になりFET７とFET
８が非導通状態になり、ノードＮ１１がＬ、ノー
ドＮ１２がＨになり、ノードＮ１３がＨ、ノード
Ｎ１４がＬになる。ノードＮ１５，Ｎ１６、出力
端子Ｑ及び逆相出力端子は変化しない。続いて
時刻t3でクロツク端子CLがＨ、逆相クロツク端
子がＬになるとノードＮ１５がＨ、ノードＮ
１６がＬになり、出力端子ＱがＬ、逆相出力端子
ＱがＨになる。ノードＮ１１〜Ｎ１４は変化しな
い。続いて時刻t4でクロツク端子CLがＬ、逆相
クロツク端子がＨになるとノードＮ１１がＨ、
ノードＮ１２がＬになり、ノードＮ１３がＬ、ノ
ードＮ１４がＨになる。ノードＮ１５，Ｎ１６、
出力端子Ｑ、逆相出力端子は変化しない。時刻
t4で時刻t0と同じ状態にもどる。 As shown in FIGS. 1 and 2, at time t0 , the clock terminal CL is L, the negative phase clock terminal is H, the node N11 is H, the node N12 is L, the node N13 is L, the node N14 is H, and the node N15
Suppose that the output terminal is H, the node N16 is L, the output terminal Q is L, and the negative phase output terminal is H. When the clock terminal becomes H and the reverse phase clock terminal becomes L at time t1 ,
FET1 and FET2 become non-conductive, and FET7
and FET8 become conductive, the node N15 becomes L and the node N16 becomes H, so the output terminal Q
becomes H, and the negative phase output terminal becomes L. Node N11
~N14 does not change. Next, at time t2 , when the clock terminal CL becomes L and the reverse phase clock terminal becomes H,
FET1 and FET2 become conductive, and FET7 and FET
8 becomes non-conductive, node N11 becomes L, node N12 becomes H, node N13 becomes H, and node N14 becomes L. Nodes N15, N16, output terminal Q, and negative phase output terminal do not change. Subsequently, at time t3 , when the clock terminal CL becomes H and the reverse phase clock terminal becomes L, the node N15 becomes H and the node N
16 becomes L, the output terminal Q becomes L, and the reverse phase output terminal Q becomes H. Nodes N11 to N14 do not change. Subsequently, at time t4 , when the clock terminal CL becomes L and the reverse phase clock terminal becomes H, the node N11 becomes H.
Node N12 becomes L, node N13 becomes L, and node N14 becomes H. Nodes N15, N16,
Output terminal Q and negative phase output terminal do not change. time
At t 4 , the state returns to the same state as at time t 0 .
この回路のクリテイカルパスはデータ入力端子
Ｄから始まるとすればFET１を通りノードＮ１
１を経て増幅用インバータ５を通りノードＮ１３
を経てFET７を通りノードＮ１５を経て増幅用
インバータ１１を通り出力端子Ｑにいたる道すじ
であり、FET１、増幅用インバータ５、FET７、
増幅用インバータ１１の伝搬遅延時間特性により
この回路の最高動作周波数が決まる。 If the critical path of this circuit starts from data input terminal D, it passes through FET1 and node N1.
1 and the amplifying inverter 5 to the node N13.
, FET7, node N15, amplification inverter 11, and output terminal Q.
The maximum operating frequency of this circuit is determined by the propagation delay time characteristics of the amplifying inverter 11.
以上詳細に説明したように本発明実施例のフリ
ツプフロツプ回路では、クリテイカルパスの
FETやインバータが従来の回路のNORゲートよ
りもフアンアウト数が小さく伝搬遅延時間を短く
できるので最高動作周波数を高くすることができ
る。例えば計算機によるシミユレーシヨンでは、
本発明実施例の回路は従来の回路の1.5倍の周波
数で動作することを確認した。また、従来の回路
にくらべ、基本フリツプフロツプ回路を構成する
インバータ回路に対し、増幅用インバータ回路の
駆動能力の設定の自由度が大きく、より適切な動
作を実現することが容易である。 As explained in detail above, in the flip-flop circuit of the embodiment of the present invention, the critical path
FETs and inverters have a smaller fan-out number than NOR gates in conventional circuits and can shorten propagation delay time, making it possible to increase the maximum operating frequency. For example, in computer simulation,
It was confirmed that the circuit according to the embodiment of the present invention operates at a frequency 1.5 times that of the conventional circuit. Furthermore, compared to conventional circuits, the degree of freedom in setting the driving capacity of the amplifying inverter circuit is greater than that of the inverter circuit constituting the basic flip-flop circuit, making it easier to realize more appropriate operation.
尚、本発明の実施例では、基本フリツプフロツ
プ回路を構成するインバータ回路３，４及びイン
バータ回路９，１０にはともにFET１，２及び
増幅用インバータ回路５，６とFET７，８及び
増幅用インバータ回路１１，１２を設けている
が、Ｄ−フリツプフロツプとして用いる場合
FET２，８及び増幅用インバータ回路６，１２
は設けなくてもよく、また、Ｔ−フリツプフロツ
プとして用いる場合FET２，８及び増幅用イン
バータ回路６，１１は設けなくてもよい。また、
増幅用インバータ回路５，６，１１，１２の入力
はそれぞれ基本フリツプフロツプ回路を構成する
インバータ回路３，４，９，１０の入力に接続し
ているが、増幅用インバータ回路５，６，１１，
１２の入力はそれぞれインバータ回路３，４，
９，１０の出力に接続してもよい。 In the embodiment of the present invention, the inverter circuits 3 and 4 and the inverter circuits 9 and 10 constituting the basic flip-flop circuit each include FETs 1 and 2, amplification inverter circuits 5 and 6, FETs 7 and 8, and an amplification inverter circuit 11. , 12 are provided, but when used as a D-flip-flop.
FET2, 8 and amplification inverter circuit 6,12
Further, when used as a T-flip-flop, FETs 2 and 8 and amplifying inverter circuits 6 and 11 may not be provided. Also,
The inputs of the amplification inverter circuits 5, 6, 11, and 12 are connected to the inputs of the inverter circuits 3, 4, 9, and 10 that constitute the basic flip-flop circuit, respectively.
The 12 inputs are respectively inverter circuits 3, 4,
It may be connected to outputs 9 and 10.
（発明の効果）
以上詳細に説明したように、この発明によれば
増幅用インバータ回路とFETを用いたトランス
フアゲートに、お互いの入力と出力を相互接続し
た２つのインバータ回路により構成される基本フ
リツプフロツプ回路を加えてフリツプフロツプ回
路を構成しているので、フリツプフロツプ回路の
最高動作周波数を決めるクリテイカルパスの伝搬
遅延時間を小さくすることができ、したがつて最
高動作周波数が高く且つ適切な動作を行うフリツ
プフロツプ回路を得ることができる。(Effects of the Invention) As explained in detail above, according to the present invention, a basic flip-flop circuit is constructed of an amplification inverter circuit, a transfer gate using an FET, and two inverter circuits whose inputs and outputs are interconnected. Since the flip-flop circuit is constructed by adding circuits, it is possible to reduce the propagation delay time of the critical path that determines the maximum operating frequency of the flip-flop circuit. You can get the circuit.
第１図及び第２図はこの発明の実施例を説明す
るためのフリツプフロツプ回路図及びその動作を
説明するためのタイムチヤートであり、第３図及
び第４図は従来のフリツプフロツプ回路図とその
動作を説明するためのタイムチヤートである。
Ｄ……データ入力端子、……逆相データ入力
端子、CL……クロツクパルス入力端子、……
逆相クロツクパルス入力端子、Ｑ……出力端子、
Ｑ……逆相出力端子、１，２，７，８……FET、
３，４，９，１０……インバータ回路、５，６，
１１，１２……増幅用インバータ回路、Ｎ１〜Ｎ
４，Ｎ１１〜Ｎ１６……ノード、３１〜３６……
NORゲート。
1 and 2 are flip-flop circuit diagrams for explaining an embodiment of the present invention and time charts for explaining its operation, and FIGS. 3 and 4 are flip-flop circuit diagrams and time charts for explaining its operation. This is a time chart to explain. D...Data input terminal,...Reverse phase data input terminal, CL...Clock pulse input terminal,...
Negative phase clock pulse input terminal, Q...output terminal,
Q...Negative phase output terminal, 1, 2, 7, 8...FET,
3, 4, 9, 10... Inverter circuit, 5, 6,
11, 12...Amplification inverter circuit, N1-N
4, N11-N16... Node, 31-36...
NOR gate.
Claims (1)
方のインバータ回路の出力端子が他方のインバー
タ回路の入力端子に互いに接続された基本フリツ
プフロツプ回路と、 データ入力端子と前記第一のインバータ回路の
入力端子との間に接続された第一の電界効果トラ
ンジスタと、 逆相データ入力端子と前記第二のインバータ回
路の入力端子との間に接続された第二の電界効果
トランジスタと、 逆相データ出力端子と前記第一のインバータ回
路の入力端子との間に接続された第一の増幅用イ
ンバータ回路と、 データ出力端子と前記第二のインバータ回路の
入力端子との間に接続された第二の増幅用インバ
ータ回路とを有し、 前記第一および第二の電界効果トランジスタの
ゲートにのみクロツクパルス信号が入力されるこ
とを特徴とするフリツプフロツプ回路。[Claims] 1. A basic flip-flop circuit consisting of a first and a second inverter circuit, in which the output terminal of one inverter circuit is connected to the input terminal of the other inverter circuit, and a data input terminal and the first inverter circuit. a first field effect transistor connected between the input terminal of the inverter circuit; and a second field effect transistor connected between the negative phase data input terminal and the input terminal of the second inverter circuit; a first amplifying inverter circuit connected between the negative phase data output terminal and the input terminal of the first inverter circuit; and a first amplifying inverter circuit connected between the data output terminal and the input terminal of the second inverter circuit. and a second amplifying inverter circuit, wherein a clock pulse signal is input only to the gates of the first and second field effect transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248405A JPS63103511A (en) | 1986-10-21 | 1986-10-21 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248405A JPS63103511A (en) | 1986-10-21 | 1986-10-21 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63103511A JPS63103511A (en) | 1988-05-09 |
| JPH0551209B2 true JPH0551209B2 (en) | 1993-08-02 |
Family
ID=17177621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248405A Granted JPS63103511A (en) | 1986-10-21 | 1986-10-21 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103511A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939384A (en) * | 1988-10-03 | 1990-07-03 | Oki Electric Industry Co., Ltd | Flip-flop circuit |
| JP2786463B2 (en) * | 1989-01-19 | 1998-08-13 | 沖電気工業株式会社 | Flip-flop circuit |
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| JPH02210907A (en) * | 1989-02-09 | 1990-08-22 | Oki Electric Ind Co Ltd | Flip-flop circuit |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070817A (en) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | Logical circuit |
-
1986
- 1986-10-21 JP JP61248405A patent/JPS63103511A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63103511A (en) | 1988-05-09 |
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