JPH0551209B2 - - Google Patents
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- JPH0551209B2 JPH0551209B2 JP61248405A JP24840586A JPH0551209B2 JP H0551209 B2 JPH0551209 B2 JP H0551209B2 JP 61248405 A JP61248405 A JP 61248405A JP 24840586 A JP24840586 A JP 24840586A JP H0551209 B2 JPH0551209 B2 JP H0551209B2
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- inverter
- output terminal
- terminal
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はフリツプフロツプに関し、特にデー
タフリツプフロツプおよびＴ−フリツプフロツプ
に関するものである。
タフリツプフロツプおよびＴ−フリツプフロツプ
に関するものである。
（従来の技術）
従来、この種のフリツプフロツプ回路について
は、文献「フリツプフロツプ回路と計数回路の設
計」（昭和50年）東京電気大学出版局、第84頁〜
第89頁に記載されている。
は、文献「フリツプフロツプ回路と計数回路の設
計」（昭和50年）東京電気大学出版局、第84頁〜
第89頁に記載されている。
第３図は一般のＤ−フリツプフロツプ回路を説
明するための回路図であり、６つのNORゲート
３１〜３６で構成される。CLはクロツクパルス
信号入力端子（以下クロツク端子という）であ
り、Ｄ及びはそれぞれデータパルス入力端子及
び逆相のデータパルス入力端子（以下データ端子
という）であり、Ｑ及びはそれぞれ出力端子及
び逆相の出力端子である。
明するための回路図であり、６つのNORゲート
３１〜３６で構成される。CLはクロツクパルス
信号入力端子（以下クロツク端子という）であ
り、Ｄ及びはそれぞれデータパルス入力端子及
び逆相のデータパルス入力端子（以下データ端子
という）であり、Ｑ及びはそれぞれ出力端子及
び逆相の出力端子である。
第４図は、第３図に示した回路において点線の
ように出力端子Ｑと逆相データ端子、逆相出力
端子とデータ端子Ｄをそれぞれ接続したＴ−フ
リツプフロツプ回路について、その動作を説明す
るためのタイムチヤートである。横軸は時刻t0〜
t5をとり、縦軸は第３図に示したクロツク端子
CL、ノードＮ１〜Ｎ４、出力端子Ｑ及び逆相出
力端子の論理レベルをとつてある。以下図面を
用いて説明する。
ように出力端子Ｑと逆相データ端子、逆相出力
端子とデータ端子Ｄをそれぞれ接続したＴ−フ
リツプフロツプ回路について、その動作を説明す
るためのタイムチヤートである。横軸は時刻t0〜
t5をとり、縦軸は第３図に示したクロツク端子
CL、ノードＮ１〜Ｎ４、出力端子Ｑ及び逆相出
力端子の論理レベルをとつてある。以下図面を
用いて説明する。
第３図及び第４図に示すように、時刻t0におい
てクロツク端子CLが高レベル（以下Ｈという）
であり、出力端子Ｑが低レベル（以下Ｌという）、
逆相出力端子がＨであるとする。このときノー
ドＮ２，Ｎ３はクロツク端子CLがＨであるため
にともにＬであり、ノードＮ１は出力端子Ｑ、ノ
ードＮ２がともにＬであるためにＨであり、ノー
ドＮ４は逆相出力端子がＨであるためＬであ
る。回路はこの状態で安定である。次に時刻t1で
クロツク端子CLがＬに変わるとノードＮ２はク
ロツク端子CLおよびノードＮ３がＬであるため
ノードＮ１できまり、時刻t1でノードＮ１がＨで
あるためノードＮ２はＬである。同様にノードＮ
３は、時刻t1でノードＮ４がＬであるためＨに変
わる。逆相出力端子はノードＮ３がＨのためＬ
に変わり、このため出力端子ＱはノードＮ２がＬ
であり、逆相出力端子がＬに変わつたことによ
り、Ｈになる。Ｎ１は出力端子ＱがＨのためにＬ
に変わり、ノードＮ４はノードＮ３がＨのためＬ
である。回路はこの状態で安定になる。続いて時
刻t2でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はともにＬになるがこのことにより出力端子
Ｑおよび逆相出力端子は変化しない。ノードＮ
１はＬのままであるがノードＮ４はノードＮ３と
逆相出力端子とがともにＬであるため、Ｈにな
る。回路はこの状態で安定になる。次に時刻t3で
クロツク端子CLがＬになるとノードＮ２はノー
ドＮ１によりきまり、ノードＮ１がＬであるた
め、ノードＮ２はＨになる。ノードＮ３はノード
Ｎ４によりきまり、ノードＮ４がＨのためノード
Ｎ３はＬになる。出力端子ＱはノードＮ２がＨに
なるためＬになり逆相出力端子は出力端子Ｑお
よびＮ３がともにＬであるため、Ｈになる。ノー
ドＮ１はノードＮ２がＨになるためＬのままであ
り、ノードＮ４は逆相出力端子がＨになるため
Ｌになる。この状態で回路は安定する。続いて時
刻t4でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はＬになる。このことにより出力端子Ｑ、逆
相出力端子が変化することはない。ノードＮ１
は出力端子ＱがＬでありノードＮ２がＬになるた
め、Ｈになる。ノードＮ４は逆相出力端子がＨ
であるためＬのままである。時刻t4で、回路は時
刻t0と同じ状態になり安定する。
てクロツク端子CLが高レベル（以下Ｈという）
であり、出力端子Ｑが低レベル（以下Ｌという）、
逆相出力端子がＨであるとする。このときノー
ドＮ２，Ｎ３はクロツク端子CLがＨであるため
にともにＬであり、ノードＮ１は出力端子Ｑ、ノ
ードＮ２がともにＬであるためにＨであり、ノー
ドＮ４は逆相出力端子がＨであるためＬであ
る。回路はこの状態で安定である。次に時刻t1で
クロツク端子CLがＬに変わるとノードＮ２はク
ロツク端子CLおよびノードＮ３がＬであるため
ノードＮ１できまり、時刻t1でノードＮ１がＨで
あるためノードＮ２はＬである。同様にノードＮ
３は、時刻t1でノードＮ４がＬであるためＨに変
わる。逆相出力端子はノードＮ３がＨのためＬ
に変わり、このため出力端子ＱはノードＮ２がＬ
であり、逆相出力端子がＬに変わつたことによ
り、Ｈになる。Ｎ１は出力端子ＱがＨのためにＬ
に変わり、ノードＮ４はノードＮ３がＨのためＬ
である。回路はこの状態で安定になる。続いて時
刻t2でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はともにＬになるがこのことにより出力端子
Ｑおよび逆相出力端子は変化しない。ノードＮ
１はＬのままであるがノードＮ４はノードＮ３と
逆相出力端子とがともにＬであるため、Ｈにな
る。回路はこの状態で安定になる。次に時刻t3で
クロツク端子CLがＬになるとノードＮ２はノー
ドＮ１によりきまり、ノードＮ１がＬであるた
め、ノードＮ２はＨになる。ノードＮ３はノード
Ｎ４によりきまり、ノードＮ４がＨのためノード
Ｎ３はＬになる。出力端子ＱはノードＮ２がＨに
なるためＬになり逆相出力端子は出力端子Ｑお
よびＮ３がともにＬであるため、Ｈになる。ノー
ドＮ１はノードＮ２がＨになるためＬのままであ
り、ノードＮ４は逆相出力端子がＨになるため
Ｌになる。この状態で回路は安定する。続いて時
刻t4でクロツク端子CLがＨになるとノードＮ２，
Ｎ３はＬになる。このことにより出力端子Ｑ、逆
相出力端子が変化することはない。ノードＮ１
は出力端子ＱがＬでありノードＮ２がＬになるた
め、Ｈになる。ノードＮ４は逆相出力端子がＨ
であるためＬのままである。時刻t4で、回路は時
刻t0と同じ状態になり安定する。
以上のようにＴ−フリツプフロツプ回路は、ク
ロツク端子CLの立ち下がり時に、出力端子Ｑが
ＬとＨのスイツチングを繰り返す1/2分周動作を
行う分周回路として用いられる。この回路のクリ
テイカルパスは、例えばノードＮ１がＨのときは
ノードＮ１からNORゲート３２を通り、ノード
Ｎ２を経てNORゲート３５を通りさらにNORゲ
ート３６を通りNORゲート３４を通りノードＮ
４に至る道すじであり、この部分の遅延時間特性
によりこの回路の最高動作周波数が決定される。
ロツク端子CLの立ち下がり時に、出力端子Ｑが
ＬとＨのスイツチングを繰り返す1/2分周動作を
行う分周回路として用いられる。この回路のクリ
テイカルパスは、例えばノードＮ１がＨのときは
ノードＮ１からNORゲート３２を通り、ノード
Ｎ２を経てNORゲート３５を通りさらにNORゲ
ート３６を通りNORゲート３４を通りノードＮ
４に至る道すじであり、この部分の遅延時間特性
によりこの回路の最高動作周波数が決定される。
（発明が解決しようとする問題点）
しかしながら上述のようなフリツプフロツプ回
路では、NORゲート３２およびNORゲート３３
はフアンアウト数が３と大きく、これらのNOR
ゲートについては伝搬遅延時間が大きい。また
NORゲート段数が多く回路全体の遅延時間が大
きくなる。これらの理由により、高い周波数の入
力クロツクパルスでは正常に分周動作をしないと
いう問題点があつた。
路では、NORゲート３２およびNORゲート３３
はフアンアウト数が３と大きく、これらのNOR
ゲートについては伝搬遅延時間が大きい。また
NORゲート段数が多く回路全体の遅延時間が大
きくなる。これらの理由により、高い周波数の入
力クロツクパルスでは正常に分周動作をしないと
いう問題点があつた。
そこで、この発明の目的は高い周波数の入力ク
ロツクパルスで正常に動作可能なフリツプフロツ
プ回路を提供することにある。
ロツクパルスで正常に動作可能なフリツプフロツ
プ回路を提供することにある。
（問題点を解決するための手段）
この発明は前記問題点を解決するために、２つ
のインバータ回路から成り互いに一方のインバー
タ回路の出力を他方のインバータ回路の入力とし
て帰還接続された基本フリツプフロツプ回路と、
前記基本フリツプフロツプ回路の入力及び出力に
それぞれ接続された電界効果トランジスタ（以下
FETという）及び増幅用インバータ回路とを設
け、入力信号がこのFETを介して前記基本フリ
ツプフロツプ回路に入力され、且つこのFETの
ゲートにはクロツクパルス信号が入力され、前記
基本フリツプフロツプ回路の出力が前記増幅用イ
ンバータ回路を介して出力されるように構成した
ものである。
のインバータ回路から成り互いに一方のインバー
タ回路の出力を他方のインバータ回路の入力とし
て帰還接続された基本フリツプフロツプ回路と、
前記基本フリツプフロツプ回路の入力及び出力に
それぞれ接続された電界効果トランジスタ（以下
FETという）及び増幅用インバータ回路とを設
け、入力信号がこのFETを介して前記基本フリ
ツプフロツプ回路に入力され、且つこのFETの
ゲートにはクロツクパルス信号が入力され、前記
基本フリツプフロツプ回路の出力が前記増幅用イ
ンバータ回路を介して出力されるように構成した
ものである。
（作用）
以上のようにこの発明によれば、増幅用インバ
ータ回路とFETを用いたトランスフアゲートに、
お互いの入力と出力を相互接続した２つのインバ
ータ回路により構成される基本フリツプフロツプ
回路を加えてフリツプフロツプ回路を構成してい
るので、フリツプフロツプ回路の最高動作周波数
を決めるクリテイカルパスの伝搬遅延時間を小さ
くすることができる。
ータ回路とFETを用いたトランスフアゲートに、
お互いの入力と出力を相互接続した２つのインバ
ータ回路により構成される基本フリツプフロツプ
回路を加えてフリツプフロツプ回路を構成してい
るので、フリツプフロツプ回路の最高動作周波数
を決めるクリテイカルパスの伝搬遅延時間を小さ
くすることができる。
（実施例）
第１図はこの発明の実施例を説明するためのフ
リツプフロツプ回路の回路図であり、第２図は第
１図に示したフリツプフロツプ回路の動作を説明
するためのタイムチヤートである。以下図面を用
いて説明する。
リツプフロツプ回路の回路図であり、第２図は第
１図に示したフリツプフロツプ回路の動作を説明
するためのタイムチヤートである。以下図面を用
いて説明する。
第１図に示したフリツプフロツプ回路は、マス
ター側とスレーブ側の両方にこの発明のフリツプ
フロツプ回路を用いたものであり、クロツクパル
ス入力端子CLと逆相クロツクパルス入力端子
と、データ入力端子Ｄと逆相データ入力端子
と、出力端子Ｑとこれと逆相の出力端子を有
し、この間にインバータ回路２つからなる基本フ
リツプフロツプ回路が２つと、増幅用インバータ
回路４つとFET4つが接続されている。
ター側とスレーブ側の両方にこの発明のフリツプ
フロツプ回路を用いたものであり、クロツクパル
ス入力端子CLと逆相クロツクパルス入力端子
と、データ入力端子Ｄと逆相データ入力端子
と、出力端子Ｑとこれと逆相の出力端子を有
し、この間にインバータ回路２つからなる基本フ
リツプフロツプ回路が２つと、増幅用インバータ
回路４つとFET4つが接続されている。
データ入力端子ＤはFET１のドレインに接続
され、逆相データ入力端子はFET２のドレイ
ンに接続されている。FET１のソースは第１の
基本フリツプフロツプ回路を構成するインバータ
３の入力と増幅用インバータ５の入力に接続さ
れ、FET２のソースは同じく第１の基本フリツ
プフロツプ回路を構成するインバータ４の入力
と、同じく増幅用インバータ６の入力に接続され
る。インバータ３の出力はインバータ４の入力に
帰還接続され、インバータ４の出力はインバータ
３の入力に帰還接続される。増幅用インバータ５
の出力はFET７のドレインに接続され、増幅用
インバータ６の出力はFET８のドレインに接続
される。FET７のソースは第２の基本フリツプ
フロツプ回路を構成するインバータ９の入力と、
増幅用インバータ１１の入力に接続され、FET
８のソースは同じく第２の基本フリツプフロツプ
回路を構成するインバータ１０の入力と同じく増
幅用インバータ１２の入力に接続される。インバ
ータ９の出力はインバータ１０の入力に帰還接続
され、インバータ１０の出力はインバータ９の入
力に帰還接続される。増幅用インバータ１１の出
力は出力端子Ｑに接続され増幅用インバータ１２
の出力は逆相出力端子に接続される。
され、逆相データ入力端子はFET２のドレイ
ンに接続されている。FET１のソースは第１の
基本フリツプフロツプ回路を構成するインバータ
３の入力と増幅用インバータ５の入力に接続さ
れ、FET２のソースは同じく第１の基本フリツ
プフロツプ回路を構成するインバータ４の入力
と、同じく増幅用インバータ６の入力に接続され
る。インバータ３の出力はインバータ４の入力に
帰還接続され、インバータ４の出力はインバータ
３の入力に帰還接続される。増幅用インバータ５
の出力はFET７のドレインに接続され、増幅用
インバータ６の出力はFET８のドレインに接続
される。FET７のソースは第２の基本フリツプ
フロツプ回路を構成するインバータ９の入力と、
増幅用インバータ１１の入力に接続され、FET
８のソースは同じく第２の基本フリツプフロツプ
回路を構成するインバータ１０の入力と同じく増
幅用インバータ１２の入力に接続される。インバ
ータ９の出力はインバータ１０の入力に帰還接続
され、インバータ１０の出力はインバータ９の入
力に帰還接続される。増幅用インバータ１１の出
力は出力端子Ｑに接続され増幅用インバータ１２
の出力は逆相出力端子に接続される。
クロツクパルス入力端子CLはFET７のゲート
とFET８のゲートに接続され、逆相クロツクパ
ルス入力端子はFET１のゲートとFET２のゲ
ートに接続される。
とFET８のゲートに接続され、逆相クロツクパ
ルス入力端子はFET１のゲートとFET２のゲ
ートに接続される。
次にこのフリツプフロツプ回路の動作を、第１
図に示した点線のように、増幅用インバータ１１
の出力をFET２のドレインに接続し、増幅用イ
ンバータ１２の出力をFET１のドレインに接続
した回路について第２図を用いて説明する。
図に示した点線のように、増幅用インバータ１１
の出力をFET２のドレインに接続し、増幅用イ
ンバータ１２の出力をFET１のドレインに接続
した回路について第２図を用いて説明する。
第２図において、横軸は時刻t0〜t5をとり、縦
軸は第１図に示したクロツクパルス入力端子CL、
逆相クロツクパルス入力端子、ノードＮ１１
〜Ｎ１６、出力端子Ｑ及び逆相出力端子の論理
レベルをとつてある。
軸は第１図に示したクロツクパルス入力端子CL、
逆相クロツクパルス入力端子、ノードＮ１１
〜Ｎ１６、出力端子Ｑ及び逆相出力端子の論理
レベルをとつてある。
第１図及び第２図に示すように、時刻t0におい
てクロツク端子CLがＬ、逆相クロツク端子が
Ｈ、ノードＮ１１がＨ、ノードＮ１２がＬ、ノー
ドＮ１３がＬ、ノードＮ１４がＨ、ノードＮ１５
がＨ、ノードＮ１６がＬ、出力端子ＱがＬ、逆相
出力端子がＨであるとする。時刻t1においてク
ロツク端子がＨ、逆相クロツク端子がＬになると
FET１とFET２とが非導通状態になり、FET７
とFET８とが導通状態になり、ノードＮ１５が
Ｌ、ノードＮ１６がＨになり、従つて出力端子Ｑ
がＨ、逆相出力端子がＬになる。ノードＮ１１
〜Ｎ１４は変化しない。次に時刻t2でクロツク端
子CLがＬ、逆相クロツク端子がＨになると、
FET１とFET２が導通状態になりFET７とFET
８が非導通状態になり、ノードＮ１１がＬ、ノー
ドＮ１２がＨになり、ノードＮ１３がＨ、ノード
Ｎ１４がＬになる。ノードＮ１５，Ｎ１６、出力
端子Ｑ及び逆相出力端子は変化しない。続いて
時刻t3でクロツク端子CLがＨ、逆相クロツク端
子がＬになるとノードＮ１５がＨ、ノードＮ
１６がＬになり、出力端子ＱがＬ、逆相出力端子
ＱがＨになる。ノードＮ１１〜Ｎ１４は変化しな
い。続いて時刻t4でクロツク端子CLがＬ、逆相
クロツク端子がＨになるとノードＮ１１がＨ、
ノードＮ１２がＬになり、ノードＮ１３がＬ、ノ
ードＮ１４がＨになる。ノードＮ１５，Ｎ１６、
出力端子Ｑ、逆相出力端子は変化しない。時刻
t4で時刻t0と同じ状態にもどる。
てクロツク端子CLがＬ、逆相クロツク端子が
Ｈ、ノードＮ１１がＨ、ノードＮ１２がＬ、ノー
ドＮ１３がＬ、ノードＮ１４がＨ、ノードＮ１５
がＨ、ノードＮ１６がＬ、出力端子ＱがＬ、逆相
出力端子がＨであるとする。時刻t1においてク
ロツク端子がＨ、逆相クロツク端子がＬになると
FET１とFET２とが非導通状態になり、FET７
とFET８とが導通状態になり、ノードＮ１５が
Ｌ、ノードＮ１６がＨになり、従つて出力端子Ｑ
がＨ、逆相出力端子がＬになる。ノードＮ１１
〜Ｎ１４は変化しない。次に時刻t2でクロツク端
子CLがＬ、逆相クロツク端子がＨになると、
FET１とFET２が導通状態になりFET７とFET
８が非導通状態になり、ノードＮ１１がＬ、ノー
ドＮ１２がＨになり、ノードＮ１３がＨ、ノード
Ｎ１４がＬになる。ノードＮ１５，Ｎ１６、出力
端子Ｑ及び逆相出力端子は変化しない。続いて
時刻t3でクロツク端子CLがＨ、逆相クロツク端
子がＬになるとノードＮ１５がＨ、ノードＮ
１６がＬになり、出力端子ＱがＬ、逆相出力端子
ＱがＨになる。ノードＮ１１〜Ｎ１４は変化しな
い。続いて時刻t4でクロツク端子CLがＬ、逆相
クロツク端子がＨになるとノードＮ１１がＨ、
ノードＮ１２がＬになり、ノードＮ１３がＬ、ノ
ードＮ１４がＨになる。ノードＮ１５，Ｎ１６、
出力端子Ｑ、逆相出力端子は変化しない。時刻
t4で時刻t0と同じ状態にもどる。
この回路のクリテイカルパスはデータ入力端子
Ｄから始まるとすればFET１を通りノードＮ１
１を経て増幅用インバータ５を通りノードＮ１３
を経てFET７を通りノードＮ１５を経て増幅用
インバータ１１を通り出力端子Ｑにいたる道すじ
であり、FET１、増幅用インバータ５、FET７、
増幅用インバータ１１の伝搬遅延時間特性により
この回路の最高動作周波数が決まる。
Ｄから始まるとすればFET１を通りノードＮ１
１を経て増幅用インバータ５を通りノードＮ１３
を経てFET７を通りノードＮ１５を経て増幅用
インバータ１１を通り出力端子Ｑにいたる道すじ
であり、FET１、増幅用インバータ５、FET７、
増幅用インバータ１１の伝搬遅延時間特性により
この回路の最高動作周波数が決まる。
以上詳細に説明したように本発明実施例のフリ
ツプフロツプ回路では、クリテイカルパスの
FETやインバータが従来の回路のNORゲートよ
りもフアンアウト数が小さく伝搬遅延時間を短く
できるので最高動作周波数を高くすることができ
る。例えば計算機によるシミユレーシヨンでは、
本発明実施例の回路は従来の回路の1.5倍の周波
数で動作することを確認した。また、従来の回路
にくらべ、基本フリツプフロツプ回路を構成する
インバータ回路に対し、増幅用インバータ回路の
駆動能力の設定の自由度が大きく、より適切な動
作を実現することが容易である。
ツプフロツプ回路では、クリテイカルパスの
FETやインバータが従来の回路のNORゲートよ
りもフアンアウト数が小さく伝搬遅延時間を短く
できるので最高動作周波数を高くすることができ
る。例えば計算機によるシミユレーシヨンでは、
本発明実施例の回路は従来の回路の1.5倍の周波
数で動作することを確認した。また、従来の回路
にくらべ、基本フリツプフロツプ回路を構成する
インバータ回路に対し、増幅用インバータ回路の
駆動能力の設定の自由度が大きく、より適切な動
作を実現することが容易である。
尚、本発明の実施例では、基本フリツプフロツ
プ回路を構成するインバータ回路３，４及びイン
バータ回路９，１０にはともにFET１，２及び
増幅用インバータ回路５，６とFET７，８及び
増幅用インバータ回路１１，１２を設けている
が、Ｄ−フリツプフロツプとして用いる場合
FET２，８及び増幅用インバータ回路６，１２
は設けなくてもよく、また、Ｔ−フリツプフロツ
プとして用いる場合FET２，８及び増幅用イン
バータ回路６，１１は設けなくてもよい。また、
増幅用インバータ回路５，６，１１，１２の入力
はそれぞれ基本フリツプフロツプ回路を構成する
インバータ回路３，４，９，１０の入力に接続し
ているが、増幅用インバータ回路５，６，１１，
１２の入力はそれぞれインバータ回路３，４，
９，１０の出力に接続してもよい。
プ回路を構成するインバータ回路３，４及びイン
バータ回路９，１０にはともにFET１，２及び
増幅用インバータ回路５，６とFET７，８及び
増幅用インバータ回路１１，１２を設けている
が、Ｄ−フリツプフロツプとして用いる場合
FET２，８及び増幅用インバータ回路６，１２
は設けなくてもよく、また、Ｔ−フリツプフロツ
プとして用いる場合FET２，８及び増幅用イン
バータ回路６，１１は設けなくてもよい。また、
増幅用インバータ回路５，６，１１，１２の入力
はそれぞれ基本フリツプフロツプ回路を構成する
インバータ回路３，４，９，１０の入力に接続し
ているが、増幅用インバータ回路５，６，１１，
１２の入力はそれぞれインバータ回路３，４，
９，１０の出力に接続してもよい。
（発明の効果）
以上詳細に説明したように、この発明によれば
増幅用インバータ回路とFETを用いたトランス
フアゲートに、お互いの入力と出力を相互接続し
た２つのインバータ回路により構成される基本フ
リツプフロツプ回路を加えてフリツプフロツプ回
路を構成しているので、フリツプフロツプ回路の
最高動作周波数を決めるクリテイカルパスの伝搬
遅延時間を小さくすることができ、したがつて最
高動作周波数が高く且つ適切な動作を行うフリツ
プフロツプ回路を得ることができる。
増幅用インバータ回路とFETを用いたトランス
フアゲートに、お互いの入力と出力を相互接続し
た２つのインバータ回路により構成される基本フ
リツプフロツプ回路を加えてフリツプフロツプ回
路を構成しているので、フリツプフロツプ回路の
最高動作周波数を決めるクリテイカルパスの伝搬
遅延時間を小さくすることができ、したがつて最
高動作周波数が高く且つ適切な動作を行うフリツ
プフロツプ回路を得ることができる。
第１図及び第２図はこの発明の実施例を説明す
るためのフリツプフロツプ回路図及びその動作を
説明するためのタイムチヤートであり、第３図及
び第４図は従来のフリツプフロツプ回路図とその
動作を説明するためのタイムチヤートである。 Ｄ……データ入力端子、……逆相データ入力
端子、CL……クロツクパルス入力端子、……
逆相クロツクパルス入力端子、Ｑ……出力端子、
Ｑ……逆相出力端子、１，２，７，８……FET、
３，４，９，１０……インバータ回路、５，６，
１１，１２……増幅用インバータ回路、Ｎ１〜Ｎ
４，Ｎ１１〜Ｎ１６……ノード、３１〜３６……
NORゲート。
るためのフリツプフロツプ回路図及びその動作を
説明するためのタイムチヤートであり、第３図及
び第４図は従来のフリツプフロツプ回路図とその
動作を説明するためのタイムチヤートである。 Ｄ……データ入力端子、……逆相データ入力
端子、CL……クロツクパルス入力端子、……
逆相クロツクパルス入力端子、Ｑ……出力端子、
Ｑ……逆相出力端子、１，２，７，８……FET、
３，４，９，１０……インバータ回路、５，６，
１１，１２……増幅用インバータ回路、Ｎ１〜Ｎ
４，Ｎ１１〜Ｎ１６……ノード、３１〜３６……
NORゲート。
Claims (1)
- 【特許請求の範囲】 １ 第一および第二インバータ回路からなり、一
方のインバータ回路の出力端子が他方のインバー
タ回路の入力端子に互いに接続された基本フリツ
プフロツプ回路と、 データ入力端子と前記第一のインバータ回路の
入力端子との間に接続された第一の電界効果トラ
ンジスタと、 逆相データ入力端子と前記第二のインバータ回
路の入力端子との間に接続された第二の電界効果
トランジスタと、 逆相データ出力端子と前記第一のインバータ回
路の入力端子との間に接続された第一の増幅用イ
ンバータ回路と、 データ出力端子と前記第二のインバータ回路の
入力端子との間に接続された第二の増幅用インバ
ータ回路とを有し、 前記第一および第二の電界効果トランジスタの
ゲートにのみクロツクパルス信号が入力されるこ
とを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248405A JPS63103511A (ja) | 1986-10-21 | 1986-10-21 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248405A JPS63103511A (ja) | 1986-10-21 | 1986-10-21 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63103511A JPS63103511A (ja) | 1988-05-09 |
| JPH0551209B2 true JPH0551209B2 (ja) | 1993-08-02 |
Family
ID=17177621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248405A Granted JPS63103511A (ja) | 1986-10-21 | 1986-10-21 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103511A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939384A (en) * | 1988-10-03 | 1990-07-03 | Oki Electric Industry Co., Ltd | Flip-flop circuit |
| JP2786463B2 (ja) * | 1989-01-19 | 1998-08-13 | 沖電気工業株式会社 | フリップフロップ回路 |
| JP2786464B2 (ja) * | 1989-01-27 | 1998-08-13 | 沖電気工業株式会社 | フリップフロップ回路 |
| JPH02210907A (ja) * | 1989-02-09 | 1990-08-22 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
| JPH0416016A (ja) * | 1990-05-10 | 1992-01-21 | Nec Corp | フリップフロップ |
| DE10250866B4 (de) | 2002-10-31 | 2009-01-02 | Qimonda Ag | D-Flipflop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070817A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 論理回路 |
-
1986
- 1986-10-21 JP JP61248405A patent/JPS63103511A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63103511A (ja) | 1988-05-09 |
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