JPH0552499B2 - - Google Patents
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- JPH0552499B2 JPH0552499B2 JP8112383A JP8112383A JPH0552499B2 JP H0552499 B2 JPH0552499 B2 JP H0552499B2 JP 8112383 A JP8112383 A JP 8112383A JP 8112383 A JP8112383 A JP 8112383A JP H0552499 B2 JPH0552499 B2 JP H0552499B2
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- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
本発明はアクテイブマトリクス型液晶表示装置
特にアクテイブマトリクス型液晶画像表示装置の
駆動回路に関する。
特にアクテイブマトリクス型液晶画像表示装置の
駆動回路に関する。
近年、単結晶シリコン基板上にMOSトランジ
スタアレイを形成したアクテイブマトリクス基板
あるいは透明基板上に薄膜MOSトランジスタア
レイを形成したアクテイブマトリクス基板を用い
て液晶表示装置、特に液晶画像表示装置を製作す
る試みが盛んに行われている。アクテイブマトリ
クス型液晶表示装置は、複数のゲート線、ゲート
線と直交する複数のデータ線及びゲート線とデー
タ線との各交点に形成されたMOSトランジスタ
より成るアクテイブマトリクス基板と、このアク
テイブマトリクス基板に対向する透明の共通電極
との間に液晶を介設した形で構成されており、前
記複数のゲート線はゲート側駆動回路に接続さ
れ、前記複数のデータ線はデータ側駆動回路に接
続されている。従来、データ線の配線をアルミニ
ウム又はアルミニウム合金のような比抵抗が小さ
い材料で形成する場合には、データ線充放電の時
定数を小さくでき、データ線内における電圧降下
もほとんどないため、データ側駆動回路にバツフ
アーアンプを設ける必要はなかつた。
スタアレイを形成したアクテイブマトリクス基板
あるいは透明基板上に薄膜MOSトランジスタア
レイを形成したアクテイブマトリクス基板を用い
て液晶表示装置、特に液晶画像表示装置を製作す
る試みが盛んに行われている。アクテイブマトリ
クス型液晶表示装置は、複数のゲート線、ゲート
線と直交する複数のデータ線及びゲート線とデー
タ線との各交点に形成されたMOSトランジスタ
より成るアクテイブマトリクス基板と、このアク
テイブマトリクス基板に対向する透明の共通電極
との間に液晶を介設した形で構成されており、前
記複数のゲート線はゲート側駆動回路に接続さ
れ、前記複数のデータ線はデータ側駆動回路に接
続されている。従来、データ線の配線をアルミニ
ウム又はアルミニウム合金のような比抵抗が小さ
い材料で形成する場合には、データ線充放電の時
定数を小さくでき、データ線内における電圧降下
もほとんどないため、データ側駆動回路にバツフ
アーアンプを設ける必要はなかつた。
第１図にその例を示す。同図において、１０
２，１０３，１０４等はゲート線、１０５，１０
６，１０７等はデータ線、１１１，１１２，１１
３等は画素であり、１０１はゲート線、データ線
及び画素アレイによつて構成されるアクテイブマ
トリクス型液晶表示装置である。また、１１４は
ゲート側駆動回路、１２１，１２２，１２３，１
２４，１２５等はアナログスイツチ、１２６はデ
ータ線に印加されるビデオ信号の入力端子、１３
１はアナログスイツチ１２１乃至１２５等の開閉
を制御するシフトレジスタであり、前記アナログ
スイツチ群１２１乃至１２５等と、シフトレジス
タ１３１とによつてデータ側駆動回路が構成され
ている。ここで、アナログスイツチ１２１乃至１
２５等はビデオ信号をサンプルホールドする働き
をしており、１つのアナログスイツチが導通する
時間は最大1μsec程度に制限される。
２，１０３，１０４等はゲート線、１０５，１０
６，１０７等はデータ線、１１１，１１２，１１
３等は画素であり、１０１はゲート線、データ線
及び画素アレイによつて構成されるアクテイブマ
トリクス型液晶表示装置である。また、１１４は
ゲート側駆動回路、１２１，１２２，１２３，１
２４，１２５等はアナログスイツチ、１２６はデ
ータ線に印加されるビデオ信号の入力端子、１３
１はアナログスイツチ１２１乃至１２５等の開閉
を制御するシフトレジスタであり、前記アナログ
スイツチ群１２１乃至１２５等と、シフトレジス
タ１３１とによつてデータ側駆動回路が構成され
ている。ここで、アナログスイツチ１２１乃至１
２５等はビデオ信号をサンプルホールドする働き
をしており、１つのアナログスイツチが導通する
時間は最大1μsec程度に制限される。
第３図は１画素を示し、３０１は液晶、３０２
はMOSトランジスタ、３０３はゲート線、３０
４はデータ線である。単結晶シリコン基板上に設
けたアクテイブマトリクス型液晶表示装置におい
て、データ線をＰ型あるいはＮ型の拡散層で形成
した場合、データ線の比抵抗が高くなり、データ
線に電荷を充放電する時の時定数が大きくなる。
このため、第１図のような駆動回路で比抵抗の大
きいデータ線を駆動しようとすると、アナログス
イツチの導通期間内でデータ線が完全に充放電さ
れないため、データ線に本来供給されるべき電位
が供給されず、画像表示は著しく困難となる。従
来、この欠点を補うために第２図に示すようなデ
ータ側駆動回路が構成されていた。即ち各々のア
ナログスイツチ１２１乃至１２５等の直後にバツ
フアーアンプ２４１，２４２，２４３，２４４，
２４５等を接続し、このバツフアーアンプを介し
てデータ線の駆動を行つていた。第２図のごとく
データ線駆動回路を構成すると、データ線の本数
と同数のバツフアーアンプに常時電流が流れるた
め、データ側駆動回路の消費電流が増大する。液
晶表示装置の主な用途は小型で低消費電力の電子
機器への適用であるため、前述の消費電力増大は
致命的な欠点となる。
はMOSトランジスタ、３０３はゲート線、３０
４はデータ線である。単結晶シリコン基板上に設
けたアクテイブマトリクス型液晶表示装置におい
て、データ線をＰ型あるいはＮ型の拡散層で形成
した場合、データ線の比抵抗が高くなり、データ
線に電荷を充放電する時の時定数が大きくなる。
このため、第１図のような駆動回路で比抵抗の大
きいデータ線を駆動しようとすると、アナログス
イツチの導通期間内でデータ線が完全に充放電さ
れないため、データ線に本来供給されるべき電位
が供給されず、画像表示は著しく困難となる。従
来、この欠点を補うために第２図に示すようなデ
ータ側駆動回路が構成されていた。即ち各々のア
ナログスイツチ１２１乃至１２５等の直後にバツ
フアーアンプ２４１，２４２，２４３，２４４，
２４５等を接続し、このバツフアーアンプを介し
てデータ線の駆動を行つていた。第２図のごとく
データ線駆動回路を構成すると、データ線の本数
と同数のバツフアーアンプに常時電流が流れるた
め、データ側駆動回路の消費電流が増大する。液
晶表示装置の主な用途は小型で低消費電力の電子
機器への適用であるため、前述の消費電力増大は
致命的な欠点となる。
本発明の目的は、データ側駆動回路のバツフア
ーアンプを効率的に利用することにより、低消費
電力の駆動回路で、比抵抗の高いデータ線の駆動
を可能とし、性能の優れたアクテイブマトリクス
型液晶表示装置の駆動回路を実現することにあ
る。
ーアンプを効率的に利用することにより、低消費
電力の駆動回路で、比抵抗の高いデータ線の駆動
を可能とし、性能の優れたアクテイブマトリクス
型液晶表示装置の駆動回路を実現することにあ
る。
本発明の要旨は、比抵抗の高い材料（例えば、
Ｐ型又はＮ型の拡散層、ITO等の透明導電膜層、
シリコン薄膜層等）で形成されたデータ線を駆動
するためのバツフアーアンプの入出力端子及び電
源部をシフトレジスタでON／OFFすることによ
り、バツフアーアンプを時分割使用して、データ
線の駆動を行うようにした点にある。
Ｐ型又はＮ型の拡散層、ITO等の透明導電膜層、
シリコン薄膜層等）で形成されたデータ線を駆動
するためのバツフアーアンプの入出力端子及び電
源部をシフトレジスタでON／OFFすることによ
り、バツフアーアンプを時分割使用して、データ
線の駆動を行うようにした点にある。
以下、実施例に基づいて本発明を詳細に説明す
る。
る。
第４図に本発明の実施例を示し、第５図に第４
図の駆動回路の各部の印加波形の一例を示す。第
４図において、４０２，４０３，４０４，４０５
等はゲート線、４０６，４０７，４０８，４０９
等は比抵抗がアルミニウムより高い材料（例えば
拡散層、透明導電膜、シリコン薄膜等）で形成さ
れたデータ線、４１１，４１２，４１３等は第３
図に示した構造の画素、４０１は前記ゲート線、
前記データ線及び前記画素アレイより成るアクテ
イブマトリクス型液晶表示装置、４８１はゲート
側駆動回路である。また４２１，４２２，４２
３，４２４等はアナログスイツチ、４８２はアナ
ログスイツチ４２１乃至４２４等の開閉を制御す
るシフトレジスタ、４３１，４３２，４３３，４
３４等はバツフアーアンプ、４５１，４５２，４
５３，４５４，４７５，４７６，４７７，４７８
等はアナログスイツチ、４８３はアナログスイツ
チ４５１乃至４５４等、及び４７５乃至４７８等
の開閉を制御するシフトレジスタであり、４６
１，４６２，４６３，４６４等はバツフアーアン
プ４３１乃至４３４等の正電源、４７１，４７
２，４７３，４７４等はバツフアーアンプ４３１
乃至４３４等の負電源であり、これらでデータ側
駆動回路が構成されている。第５図の５０１，５
０２，５０３，５０４はそれぞれシフトレジスタ
４８２の各出力端子４４１，４４２，４４３，４
４４の出力信号を示しており、また５０５，５０
６，５０７，５０８はそれぞれシフトレジスタ４
８３の各出力端子４９１，４９２，４９３，４９
４の出力信号を示しており、出力信号がハイのと
きアナログスイツチは導通、出力信号がローのと
きアナログスイツチは非導通となる。入力端子４
２５から入力されたビデオ信号は第５図のt1乃至
t2の期間にアナログスイツチ４２１によつてサン
プリングされ、t1乃至t2の時間にバツフアーアン
プ４３１によつてデータ線４０６を駆動する。t5
において出力端子４９１の出力信号がローになつ
てアナログスイツチ４５１及び４７５は非導通と
なり、バツフアーアンプ４３１の電源及び出力部
が切れ、バツフアーアンプ４３１によるデータ線
４０６の駆動は終了する。この間、t2乃至t3の期
間にアナログスイツチ４２２によつてビデオ信号
はサンプリングされ、t2乃至t6の期間にバツフア
ーアンプ４３２によつてデータ線４０７が駆動さ
れる。
図の駆動回路の各部の印加波形の一例を示す。第
４図において、４０２，４０３，４０４，４０５
等はゲート線、４０６，４０７，４０８，４０９
等は比抵抗がアルミニウムより高い材料（例えば
拡散層、透明導電膜、シリコン薄膜等）で形成さ
れたデータ線、４１１，４１２，４１３等は第３
図に示した構造の画素、４０１は前記ゲート線、
前記データ線及び前記画素アレイより成るアクテ
イブマトリクス型液晶表示装置、４８１はゲート
側駆動回路である。また４２１，４２２，４２
３，４２４等はアナログスイツチ、４８２はアナ
ログスイツチ４２１乃至４２４等の開閉を制御す
るシフトレジスタ、４３１，４３２，４３３，４
３４等はバツフアーアンプ、４５１，４５２，４
５３，４５４，４７５，４７６，４７７，４７８
等はアナログスイツチ、４８３はアナログスイツ
チ４５１乃至４５４等、及び４７５乃至４７８等
の開閉を制御するシフトレジスタであり、４６
１，４６２，４６３，４６４等はバツフアーアン
プ４３１乃至４３４等の正電源、４７１，４７
２，４７３，４７４等はバツフアーアンプ４３１
乃至４３４等の負電源であり、これらでデータ側
駆動回路が構成されている。第５図の５０１，５
０２，５０３，５０４はそれぞれシフトレジスタ
４８２の各出力端子４４１，４４２，４４３，４
４４の出力信号を示しており、また５０５，５０
６，５０７，５０８はそれぞれシフトレジスタ４
８３の各出力端子４９１，４９２，４９３，４９
４の出力信号を示しており、出力信号がハイのと
きアナログスイツチは導通、出力信号がローのと
きアナログスイツチは非導通となる。入力端子４
２５から入力されたビデオ信号は第５図のt1乃至
t2の期間にアナログスイツチ４２１によつてサン
プリングされ、t1乃至t2の時間にバツフアーアン
プ４３１によつてデータ線４０６を駆動する。t5
において出力端子４９１の出力信号がローになつ
てアナログスイツチ４５１及び４７５は非導通と
なり、バツフアーアンプ４３１の電源及び出力部
が切れ、バツフアーアンプ４３１によるデータ線
４０６の駆動は終了する。この間、t2乃至t3の期
間にアナログスイツチ４２２によつてビデオ信号
はサンプリングされ、t2乃至t6の期間にバツフア
ーアンプ４３２によつてデータ線４０７が駆動さ
れる。
以上述べたごとき動作の繰り返しによつて、全
データ線は駆動される。１つのバツフアーアンプ
を駆動する時間を増やせば１本のデータ線を駆動
する時間が増加する反面、バツフアーアンプでの
消費電力も増加する。従つて、１つのバツフアー
アンプを駆動する時間（第５図において、t1乃至
t5，t2乃至t6等）を、１本のデータ線に電荷を充
放電するのに要する時間の大小に応じて適切に定
めることによつて、効率のよいバツフアーアンプ
の利用が実現でき、低消費電力で高性能の駆動回
路が得られる。
データ線は駆動される。１つのバツフアーアンプ
を駆動する時間を増やせば１本のデータ線を駆動
する時間が増加する反面、バツフアーアンプでの
消費電力も増加する。従つて、１つのバツフアー
アンプを駆動する時間（第５図において、t1乃至
t5，t2乃至t6等）を、１本のデータ線に電荷を充
放電するのに要する時間の大小に応じて適切に定
めることによつて、効率のよいバツフアーアンプ
の利用が実現でき、低消費電力で高性能の駆動回
路が得られる。
第４図においてはバツフアーアンプの負電源側
にアナログスイツチを挿入しているが、正電源側
に挿入しても当然同様に使用できる。また、バツ
フアーアンプの出力部のアナログスイツチを省略
し、正負両電源側に２つのアナログスイツチを挿
入しても同様に使用できる。
にアナログスイツチを挿入しているが、正電源側
に挿入しても当然同様に使用できる。また、バツ
フアーアンプの出力部のアナログスイツチを省略
し、正負両電源側に２つのアナログスイツチを挿
入しても同様に使用できる。
第６図ａ，ｂにバツフアーアンプと電源部のア
ナログスイツチの構成例を示す。ａはＮチヤネル
MOSトランジスタ６０１と負荷抵抗６０２を用
いて構成したソースフオロワによるバツフアーア
ンプと、ＮチヤネルMOSトランジスタとＰチヤ
ネルMOSトランジスタを用いたトランスミツシ
ヨンゲート６０３によるアナログスイツチであ
る。６０４は正電源、６０５は負電源、６０６は
バツフアーアンプの入力端子、６０７はバツフア
ーアンプの出力端子、６０８，６０９はアナログ
スイツチの制御端子で、該制御端子にはそれぞれ
逆相の信号を入力する。例えば、６０８にハイ、
６０９にローの信号を入力するとアナログスイツ
チ６０３は導通し、６０８にロー、６０９にハイ
の信号を入力するとアナログスイツチ６０３は非
導通となる。アナログスイツチ６０３が導通して
いる時、ａは利得がほぼ１のバツフアーアンプと
して利用できる。ｂはＰチヤネルMOSトランジ
スタ６１１と負荷抵抗６１２を用いて構成したソ
ースフオロワによるバツフアーアンプと、Ｎチヤ
ネルMOSトランジスタとＰチヤネルMOSトラン
ジスタを用いたトタンスミツシヨンゲート６１３
によるアナログスイツチである。６１４は正電
源、６１５は負電源、６１６はバツフアーアンプ
の入力端子、６１７はバツフアーアンプの出力端
子、６１８，６１９はアナログスイツチの制御端
子である。ｂもアナログスイツチ６１３が導通し
ている時、利得がほぼ１のバツフアーアンプとし
て利用できる。
ナログスイツチの構成例を示す。ａはＮチヤネル
MOSトランジスタ６０１と負荷抵抗６０２を用
いて構成したソースフオロワによるバツフアーア
ンプと、ＮチヤネルMOSトランジスタとＰチヤ
ネルMOSトランジスタを用いたトランスミツシ
ヨンゲート６０３によるアナログスイツチであ
る。６０４は正電源、６０５は負電源、６０６は
バツフアーアンプの入力端子、６０７はバツフア
ーアンプの出力端子、６０８，６０９はアナログ
スイツチの制御端子で、該制御端子にはそれぞれ
逆相の信号を入力する。例えば、６０８にハイ、
６０９にローの信号を入力するとアナログスイツ
チ６０３は導通し、６０８にロー、６０９にハイ
の信号を入力するとアナログスイツチ６０３は非
導通となる。アナログスイツチ６０３が導通して
いる時、ａは利得がほぼ１のバツフアーアンプと
して利用できる。ｂはＰチヤネルMOSトランジ
スタ６１１と負荷抵抗６１２を用いて構成したソ
ースフオロワによるバツフアーアンプと、Ｎチヤ
ネルMOSトランジスタとＰチヤネルMOSトラン
ジスタを用いたトタンスミツシヨンゲート６１３
によるアナログスイツチである。６１４は正電
源、６１５は負電源、６１６はバツフアーアンプ
の入力端子、６１７はバツフアーアンプの出力端
子、６１８，６１９はアナログスイツチの制御端
子である。ｂもアナログスイツチ６１３が導通し
ている時、利得がほぼ１のバツフアーアンプとし
て利用できる。
以上述べたごとく、本発明を用いることにより
データ線に比抵抗の大きな材料を用いた場合にお
いても、低消費電力で高性能のアクテイブマトリ
クス型液晶表示装置の駆動回路が実現される。
データ線に比抵抗の大きな材料を用いた場合にお
いても、低消費電力で高性能のアクテイブマトリ
クス型液晶表示装置の駆動回路が実現される。
第１図及び第２図は従来のアクテイブマトリク
ス型液晶表示装置及びその駆動回路を説明するた
めの図。第３図はアクテイブマトリクス型液晶表
示装置の１画素の構成を示した図。第４図及び第
５図は本発明の実施例を説明するための図。第６
図はバツフアーアンプの構成例を説明するための
図。
ス型液晶表示装置及びその駆動回路を説明するた
めの図。第３図はアクテイブマトリクス型液晶表
示装置の１画素の構成を示した図。第４図及び第
５図は本発明の実施例を説明するための図。第６
図はバツフアーアンプの構成例を説明するための
図。
Claims (1)
- 【特許請求の範囲】 １ ビデオ信号が印加されるバツフアーアンプ、
該バツフアーアンプに接続されてなるデータ線、
該データ線と直交してなるゲート線を有してなる
アクテイブマトリクス型液晶表示装置において、 該バツフアーアンプにおけるビデオ信号入力部
分、及び該バツフアーアンプに接続されてなる電
源供給部分と信号出力部分にそれぞれMOS型ト
ランジスタを設けてなり、該バツフアーアンプの
ビデオ信号入力部分に設けたMOS型トランジス
タは第１のシフトレジスタで制御されてなり、該
バツフアーアンプの電源供給部分及び信号出力部
分のMOS型トランジスタは第２のシフトレジス
タで制御されてなり、該バツフアーアンプの入力
部分に接続されてなる該MOS型トランジスタが
ONすると同時に該バツフアーアンプの電源供給
部分及び信号出力部分のMOS型トランジスタが
ONし、該第２のシフトレジスタから出力される
選択パルスのパルス幅は該第１のシフトレジスタ
から出力される選択パルスのパルス幅の２倍以上
であることを特徴とするアクテイブマトリクス型
液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112383A JPS59204886A (ja) | 1983-05-10 | 1983-05-10 | アクテイブマトリクス型液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112383A JPS59204886A (ja) | 1983-05-10 | 1983-05-10 | アクテイブマトリクス型液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59204886A JPS59204886A (ja) | 1984-11-20 |
| JPH0552499B2 true JPH0552499B2 (ja) | 1993-08-05 |
Family
ID=13737608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8112383A Granted JPS59204886A (ja) | 1983-05-10 | 1983-05-10 | アクテイブマトリクス型液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204886A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292682A (ja) * | 1985-06-20 | 1986-12-23 | セイコーエプソン株式会社 | アクテイブ・マトリクス型液晶表示体の駆動回路 |
| JPH0745112Y2 (ja) * | 1985-11-21 | 1995-10-11 | 富士電機株式会社 | アクテイブマトリクス表示用駆動回路 |
-
1983
- 1983-05-10 JP JP8112383A patent/JPS59204886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59204886A (ja) | 1984-11-20 |
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