JPH0552533B2 - - Google Patents
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- JPH0552533B2 JPH0552533B2 JP58248681A JP24868183A JPH0552533B2 JP H0552533 B2 JPH0552533 B2 JP H0552533B2 JP 58248681 A JP58248681 A JP 58248681A JP 24868183 A JP24868183 A JP 24868183A JP H0552533 B2 JPH0552533 B2 JP H0552533B2
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は先行制御方式をとる情報処理装置に係
り、詳しくは、命令の実行に先立ちメリより先行
して読出す当該命令のオペランドが先行するスト
ア系命令によりメモリ上で変更される場合のオペ
ランドの再読出しを起動する制御手段に関する。
り、詳しくは、命令の実行に先立ちメリより先行
して読出す当該命令のオペランドが先行するスト
ア系命令によりメモリ上で変更される場合のオペ
ランドの再読出しを起動する制御手段に関する。
本発明は先行制御方式をとる情報処理装置に係
り、詳しくは、命令の実行に先立ちメリより先行
して読出す当該命令のオペランドが先行するスト
ア系命令によりメモリ上デ変更される場合のオペ
ランドの再読出しを起動する制御手段に関する。
り、詳しくは、命令の実行に先立ちメリより先行
して読出す当該命令のオペランドが先行するスト
ア系命令によりメモリ上デ変更される場合のオペ
ランドの再読出しを起動する制御手段に関する。
パイプライン制御方式の情報処理装置において
は、命令のデコード、オペランドの読出し、命令
の実行などの命令処理の各ステージが連続する命
令間でオーバラツプして進行する。したがつて、
後続の命令のオペランド読出しが先行の命令によ
るストアより先行するケースが生じてくる。命令
処理の順序性が要求されるアーキテクチヤのもと
で作られる情報処理装置では、先行する実行中ま
たは実行待ちの命令が変更しようとしている記憶
領域から、その変更前に後続の命令のオペランド
読出しを実行しようとする場合、この矛盾を検出
し、先行の命令による記憶領域の変更が完了する
まで、この後続の命令のオペランド読出しを遅ら
せ、順序性の矛盾解消後、オペランド読出しを行
うことが必要である。一般に、この処理はOSC
（Operand Store Compare）と呼ばれている。
OSCが起つた場合、後続の命令のオペランド読
出しは、OSC解消まで遅らせられるので、命令
のパイプライン処理が乱れ、性能が低下すること
になる。従つて、OSC処理に関しては、正確な
検出、およびOSCが解消した場合には遅らせら
れたオペランド読出しをできるだけ早く実行する
ことを要求される。
は、命令のデコード、オペランドの読出し、命令
の実行などの命令処理の各ステージが連続する命
令間でオーバラツプして進行する。したがつて、
後続の命令のオペランド読出しが先行の命令によ
るストアより先行するケースが生じてくる。命令
処理の順序性が要求されるアーキテクチヤのもと
で作られる情報処理装置では、先行する実行中ま
たは実行待ちの命令が変更しようとしている記憶
領域から、その変更前に後続の命令のオペランド
読出しを実行しようとする場合、この矛盾を検出
し、先行の命令による記憶領域の変更が完了する
まで、この後続の命令のオペランド読出しを遅ら
せ、順序性の矛盾解消後、オペランド読出しを行
うことが必要である。一般に、この処理はOSC
（Operand Store Compare）と呼ばれている。
OSCが起つた場合、後続の命令のオペランド読
出しは、OSC解消まで遅らせられるので、命令
のパイプライン処理が乱れ、性能が低下すること
になる。従つて、OSC処理に関しては、正確な
検出、およびOSCが解消した場合には遅らせら
れたオペランド読出しをできるだけ早く実行する
ことを要求される。
以下、第１図によりOSC検出に係る従来の処
理方式を説明する。
理方式を説明する。
第１図において、１は命令のオペランドアドレ
ス（一般には先頭アドレス）を計算するためのア
ドレス加算器である。オペランドアドレスは、例
えば命令のインデツクス値Ｘ、ベース値Ｂ、デイ
スプレースメント値Ｄを加算することにより求ま
り、線２を通してアドレスレジスタ３にセツトさ
れる。４は命令のオペランド長を入手するオペラ
ンド長制御回路である。オペランド長は、命令の
オペレーシヨンコードのみから定まる場合、命令
のオペランド長指定フイールドにより直接指定さ
れる場合、あるいは、それ以外に例えば命令の汎
用レジスタフイールドで指定される汎用レジスタ
におかれる場合、等があるが、いずれにしてもオ
ペランド長制御回路４の制御により入手される。
ス（一般には先頭アドレス）を計算するためのア
ドレス加算器である。オペランドアドレスは、例
えば命令のインデツクス値Ｘ、ベース値Ｂ、デイ
スプレースメント値Ｄを加算することにより求ま
り、線２を通してアドレスレジスタ３にセツトさ
れる。４は命令のオペランド長を入手するオペラ
ンド長制御回路である。オペランド長は、命令の
オペレーシヨンコードのみから定まる場合、命令
のオペランド長指定フイールドにより直接指定さ
れる場合、あるいは、それ以外に例えば命令の汎
用レジスタフイールドで指定される汎用レジスタ
におかれる場合、等があるが、いずれにしてもオ
ペランド長制御回路４の制御により入手される。
上記命令のオペランドアドレスとオペランド長
は命令のデコードに同期して確定し、線５，６を
通して７のオペランド長加算器に入力される。オ
ペランド長加算器７は、オペランドアドレスにそ
のオペランド長を加算するためのものである。
は命令のデコードに同期して確定し、線５，６を
通して７のオペランド長加算器に入力される。オ
ペランド長加算器７は、オペランドアドレスにそ
のオペランド長を加算するためのものである。
１２−１〜１２−ｎは先行する命令によるスト
アアドレスを格納するストアアドレスレジスタで
あり、各々アドレスレジスタ３およびオペランド
長加算器７の出力が線８，９を通して入力される
２組のアドレスレジスタで構成される。すなわ
ち、ストアアドレスレジスタ１２−１〜１２−ｎ
は、各々、命令のストアするオペランドの先頭ア
ドレスおよび終了アドレスを格納し、各オペラン
ド毎に変更される記憶領域の区間を保持してい
る。１３−１〜１３−ｎはストアアドレスレジス
タ１２−１〜１２−ｎに対応したOSC検出回路
であり、フエツチとストアの各オペランドについ
て、ストアにより変更される記憶領域の区間及び
フエツチにより参照される記憶領域の区間を用い
てOSC検出が可能なように構成されている。１
０はOSCが検出された場合、必要な動作を起動
する制御回路である。
アアドレスを格納するストアアドレスレジスタで
あり、各々アドレスレジスタ３およびオペランド
長加算器７の出力が線８，９を通して入力される
２組のアドレスレジスタで構成される。すなわ
ち、ストアアドレスレジスタ１２−１〜１２−ｎ
は、各々、命令のストアするオペランドの先頭ア
ドレスおよび終了アドレスを格納し、各オペラン
ド毎に変更される記憶領域の区間を保持してい
る。１３−１〜１３−ｎはストアアドレスレジス
タ１２−１〜１２−ｎに対応したOSC検出回路
であり、フエツチとストアの各オペランドについ
て、ストアにより変更される記憶領域の区間及び
フエツチにより参照される記憶領域の区間を用い
てOSC検出が可能なように構成されている。１
０はOSCが検出された場合、必要な動作を起動
する制御回路である。
次に第１図の動作を説明する。オペランドのス
トアが必要な命令がデコードされた場合、このデ
コードに同期して計算されたストア用のオペラン
ドアドレス（先頭アドレス）はアドレスレジスタ
３、線５，８を経由して、また、同じくデコード
に同期してオペランド長制御回路４の制御の下で
オペランド長加算器７により計算された終了アド
レスは線９を経由して、各々ストアアドレスレジ
スタ１２−１〜１２−ｎの１つに順次登録され
る。この時、同時に該当ストアアドレスレジスタ
の有効ビツト（図示せず）をセツトし、以降
OSCの検出のための比較アドレスとして作用せ
しめる。また、この有効ビツトは命令のストア動
作のすべて、換言すれば命令が変更しようとする
記憶領域に対するすべてのストア動作が完了する
とリセツトされる。一方、オペランドのフエツチ
が必要な命令がデコードされた場合、フエツチ用
オペランドの先頭アドレスはアドレスレジスタ３
に求まり、終了アドレスも同様にオペランド長制
御回路４の制御の下でオペランド長加算器７によ
り計算される。
トアが必要な命令がデコードされた場合、このデ
コードに同期して計算されたストア用のオペラン
ドアドレス（先頭アドレス）はアドレスレジスタ
３、線５，８を経由して、また、同じくデコード
に同期してオペランド長制御回路４の制御の下で
オペランド長加算器７により計算された終了アド
レスは線９を経由して、各々ストアアドレスレジ
スタ１２−１〜１２−ｎの１つに順次登録され
る。この時、同時に該当ストアアドレスレジスタ
の有効ビツト（図示せず）をセツトし、以降
OSCの検出のための比較アドレスとして作用せ
しめる。また、この有効ビツトは命令のストア動
作のすべて、換言すれば命令が変更しようとする
記憶領域に対するすべてのストア動作が完了する
とリセツトされる。一方、オペランドのフエツチ
が必要な命令がデコードされた場合、フエツチ用
オペランドの先頭アドレスはアドレスレジスタ３
に求まり、終了アドレスも同様にオペランド長制
御回路４の制御の下でオペランド長加算器７によ
り計算される。
このフエツチ用オペランドの先頭アドレスと終
了アドレスは線８，１１を経由してOSC検出回
路１３−１〜１３−ｎの入力となり、ストアアド
レスレジスタ１２−１〜１２−ｎに登録されてい
るストアの完了していないオペランドの先頭アド
レスと終了アドレスの間にあるか比較され、
OSC検出が行われる。もし、OSCが検出された
場合は、制御回路１０に制御が移され、必要な動
作が起動される。
了アドレスは線８，１１を経由してOSC検出回
路１３−１〜１３−ｎの入力となり、ストアアド
レスレジスタ１２−１〜１２−ｎに登録されてい
るストアの完了していないオペランドの先頭アド
レスと終了アドレスの間にあるか比較され、
OSC検出が行われる。もし、OSCが検出された
場合は、制御回路１０に制御が移され、必要な動
作が起動される。
第３図は、第１図の制御回路１０の構成例を示
す。OSC検出回路１３−１〜１３−ｎの出力線
１４−１〜１４−ｎをオアゲート３２によりオア
し、オペランド読出し制御回路３０の出力である
線２２、すなわちオペランド読出しリクエストに
より、ラツチ３３にセツトする。ラツト３３の出
力である線３４が“１”の時、オペランド読出し
制御回路３０に対し、オペランド読出しを伴う後
続命令のデコードを抑止する。これは、ラツチ３
３の状態を保持する。すなわち、後続命令によつ
てラツチ３３が不当に更新されることを抑止する
為である。ストア制御回路３１は、ストア動作完
了信号を線２４に出力し、ラツチ３３をリセツト
する。線３４が“１”の間、OSCを発生した後
続オペランドの読出しを抑止しておくが、線３４
が“１”から、“０”に変化したことにより、該
オペランドの読出し起動される。該オペランドの
読出し時、本当は、OSCを発生した先行ストア
を行う命令の完了によつて起動されることが性能
上最適である。ところが、先行するストア命令は
複数個存在することがあるが、本従来技術では最
初に実行される先行ストア動作により後続オペラ
ンド読出しが起動される為、該読出しを実行した
時、再びOSCとなる可能性がある。これは、
OSCを発生した後続オペランド読出しが、複数
個存在しうる先行ストアのうち、コンフリクトを
発生した先行ストアを識別する機構を備えていな
いことによる。
す。OSC検出回路１３−１〜１３−ｎの出力線
１４−１〜１４−ｎをオアゲート３２によりオア
し、オペランド読出し制御回路３０の出力である
線２２、すなわちオペランド読出しリクエストに
より、ラツチ３３にセツトする。ラツト３３の出
力である線３４が“１”の時、オペランド読出し
制御回路３０に対し、オペランド読出しを伴う後
続命令のデコードを抑止する。これは、ラツチ３
３の状態を保持する。すなわち、後続命令によつ
てラツチ３３が不当に更新されることを抑止する
為である。ストア制御回路３１は、ストア動作完
了信号を線２４に出力し、ラツチ３３をリセツト
する。線３４が“１”の間、OSCを発生した後
続オペランドの読出しを抑止しておくが、線３４
が“１”から、“０”に変化したことにより、該
オペランドの読出し起動される。該オペランドの
読出し時、本当は、OSCを発生した先行ストア
を行う命令の完了によつて起動されることが性能
上最適である。ところが、先行するストア命令は
複数個存在することがあるが、本従来技術では最
初に実行される先行ストア動作により後続オペラ
ンド読出しが起動される為、該読出しを実行した
時、再びOSCとなる可能性がある。これは、
OSCを発生した後続オペランド読出しが、複数
個存在しうる先行ストアのうち、コンフリクトを
発生した先行ストアを識別する機構を備えていな
いことによる。
第４図は、本従来技術において、OSC発生時
に複数の先行するストアが存在する時に発生する
問題を例示したものである。Ｄ，Ａ，Ｂ，E0，
E1，Ｗは命令パイプライン処理を示したもので、
Ｄは命令デコード、Ａはアドレス計算、Ｂはバツ
フア記憶読出し、Ｔはデータの演算のユニツトへ
の転送、E0，E1は演算、Ｗはバツフア記憶への
ストアを示す。本例では、命令１がＸ番地へのス
トア、命令２がＹ番地へのストア、命令３がＹ番
地からのロードの場合と考える。
に複数の先行するストアが存在する時に発生する
問題を例示したものである。Ｄ，Ａ，Ｂ，E0，
E1，Ｗは命令パイプライン処理を示したもので、
Ｄは命令デコード、Ａはアドレス計算、Ｂはバツ
フア記憶読出し、Ｔはデータの演算のユニツトへ
の転送、E0，E1は演算、Ｗはバツフア記憶への
ストアを示す。本例では、命令１がＸ番地へのス
トア、命令２がＹ番地へのストア、命令３がＹ番
地からのロードの場合と考える。
第４図１は従来技術に基づく命令処理の流れを
示す。サイクル５で命令３によるＹ番地のバツフ
ア記憶読出しが行われるが、先行命令である命令
２による当該領域の更新が完了していない為、
OSCが検出され、読出し待ちとなる。本従来技
術では、サイクル７での命令１によるストア完了
をトリガとして命令３の読出しがサイクル８で起
動されるが、命令２によるＹ番地の更新は依然実
行されておらず、再度OSCとなる。但し、サイ
クル８で命令３のストアと命令３の読出しによる
バツフア記憶アクセスが競合するが、読出しが優
先して行われることを前提としている。これは、
読出しの遅れの方がパイプラインの遅れに対する
影響が大きく、性能向上の為、パイプライン処理
において、一般的に採用されている優先順位付け
である。命令３のオペランド読出しは、命令２の
ストア実行の次サイクル（サイクル１０）で再度
実行され、この時初めてプログラムで規定された
データを読出すことができる。
示す。サイクル５で命令３によるＹ番地のバツフ
ア記憶読出しが行われるが、先行命令である命令
２による当該領域の更新が完了していない為、
OSCが検出され、読出し待ちとなる。本従来技
術では、サイクル７での命令１によるストア完了
をトリガとして命令３の読出しがサイクル８で起
動されるが、命令２によるＹ番地の更新は依然実
行されておらず、再度OSCとなる。但し、サイ
クル８で命令３のストアと命令３の読出しによる
バツフア記憶アクセスが競合するが、読出しが優
先して行われることを前提としている。これは、
読出しの遅れの方がパイプラインの遅れに対する
影響が大きく、性能向上の為、パイプライン処理
において、一般的に採用されている優先順位付け
である。命令３のオペランド読出しは、命令２の
ストア実行の次サイクル（サイクル１０）で再度
実行され、この時初めてプログラムで規定された
データを読出すことができる。
第４図２は、本プログラムの理想的な動作例を
示したものである。これは、命令３のオペランド
読出しが、OSCを発生した命令２のストア動作
完了の次サイクルに実行される様、制御すること
が望ましいことを示している。
示したものである。これは、命令３のオペランド
読出しが、OSCを発生した命令２のストア動作
完了の次サイクルに実行される様、制御すること
が望ましいことを示している。
第１図のOSC検出方式の特徴は、ストアアド
レスレジスタ１２−１〜１２−ｎにストアオペラ
ンドの開始アドレスと終了アドレスを登録し、ス
トアおよびフエツチのオペランドを、実際に更新
される記憶領域の区間と実際に参照される記憶領
域の区間で比較してOSCを検出することにより、
OSCの検出を精緻に行う点にある。一方、OSC
の処理効率の向上の為には、第４図２に示したよ
うに、OSCが解消された場合に遅らせられたオ
ペランドの読出しをできるだけ早く実行すること
が要求されるが、この点において従来技術は不十
分であつた。
レスレジスタ１２−１〜１２−ｎにストアオペラ
ンドの開始アドレスと終了アドレスを登録し、ス
トアおよびフエツチのオペランドを、実際に更新
される記憶領域の区間と実際に参照される記憶領
域の区間で比較してOSCを検出することにより、
OSCの検出を精緻に行う点にある。一方、OSC
の処理効率の向上の為には、第４図２に示したよ
うに、OSCが解消された場合に遅らせられたオ
ペランドの読出しをできるだけ早く実行すること
が要求されるが、この点において従来技術は不十
分であつた。
本発明の目的は、OSC検出回路による検出結
果を保持し、OSC解消後、該当オペランドの読
出しを直ちに行えるようにして、命令処理効率の
一層の向上を図つた先行制御方式の情報処理装置
を提供することにある。
果を保持し、OSC解消後、該当オペランドの読
出しを直ちに行えるようにして、命令処理効率の
一層の向上を図つた先行制御方式の情報処理装置
を提供することにある。
命令のデコード後、実行の開始までの間、各オ
ペランド読出しに関連する情報を格納するレジス
タ群を、以下、オペランド読出しレジスタ群と呼
ぶ。
ペランド読出しに関連する情報を格納するレジス
タ群を、以下、オペランド読出しレジスタ群と呼
ぶ。
本発明では、ストアアドレスレジスタ群すわな
ちOSC検出回路群とオペランド読出しレジスタ
群のそれぞれに対応した２次元マトリクス構成の
ラツチ群（以下、OSCラツチ群と呼ぶ）を設け、
オペランド読出しリクエスト時に、OSC検出結
果を、その読出しリクエストにより起動されたオ
ペランド読出しレジスタに対応するOSCラツチ
群内のすべてのラツチにセツトする。一方、スト
ア動作完了時に、そのストア動作に係るストアア
ドレスレジスタに対応するOSCラツチ群のすべ
てのラツチをリセツトする。
ちOSC検出回路群とオペランド読出しレジスタ
群のそれぞれに対応した２次元マトリクス構成の
ラツチ群（以下、OSCラツチ群と呼ぶ）を設け、
オペランド読出しリクエスト時に、OSC検出結
果を、その読出しリクエストにより起動されたオ
ペランド読出しレジスタに対応するOSCラツチ
群内のすべてのラツチにセツトする。一方、スト
ア動作完了時に、そのストア動作に係るストアア
ドレスレジスタに対応するOSCラツチ群のすべ
てのラツチをリセツトする。
さらに、本発明では、オペランド読出しレジス
タ毎に対応するOSCラツチ群内のすべてのラツ
チの値を論理和して読出す手段を設け、この読出
し値をオペランド再読出し制御回路へ報告する。
この報告信号は、該当オペランド読出しリクエス
トに対してOSCを発生したすべてのストア動作
の完了後、“０”となる。
タ毎に対応するOSCラツチ群内のすべてのラツ
チの値を論理和して読出す手段を設け、この読出
し値をオペランド再読出し制御回路へ報告する。
この報告信号は、該当オペランド読出しリクエス
トに対してOSCを発生したすべてのストア動作
の完了後、“０”となる。
これらの構成により、OSCの解消後、直ちに
オペランドをメモリ上から読出すことができ、ま
た、OSCを発生しても後続命令のオペランド読
出しリクエストを抑止しなくてもよく、命令の処
理効率の一層の向上がもたらされる。
オペランドをメモリ上から読出すことができ、ま
た、OSCを発生しても後続命令のオペランド読
出しリクエストを抑止しなくてもよく、命令の処
理効率の一層の向上がもたらされる。
第２図は本発明の一実施例を示すブロツク図
で、第１図の制御回路１０に相当する。第２図に
おいて、線１４−１〜１４−ｎは第１図のOSC
検出回路１３−１〜１３−ｎのそれぞれに対応し
たOSC検出結果線である。OSCの検出は第１図
で説明した通りであるので、ここでは省略する。
１５−１１〜１５−mnはOSCラツチ群、１６−
１〜１６−ｍはオア回路群、１７はセレクタ、１
８はオペランド再読出し制御回路、１９，２０は
デコーダ、２１はラツチ、３０はオペランド読出
し制御回路、３１はストア制御回路である。
で、第１図の制御回路１０に相当する。第２図に
おいて、線１４−１〜１４−ｎは第１図のOSC
検出回路１３−１〜１３−ｎのそれぞれに対応し
たOSC検出結果線である。OSCの検出は第１図
で説明した通りであるので、ここでは省略する。
１５−１１〜１５−mnはOSCラツチ群、１６−
１〜１６−ｍはオア回路群、１７はセレクタ、１
８はオペランド再読出し制御回路、１９，２０は
デコーダ、２１はラツチ、３０はオペランド読出
し制御回路、３１はストア制御回路である。
オペランド読出し制御回路３０は、オペランド
読出しリクエストを線２２に出力するとともに、
該オペランド読出しリクエストにより起動するオ
ペランド読出しレジスタ（図示せず）を示すポイ
ンタを線２３に出力する。デコーダ１９は、オペ
ランド読出しリクエスト線２２が“１”のとき、
線２３のポインタをデコードし、制御線群２６−
１〜２６−ｍの一つを“１”にする。制御線群２
６−１〜２６−ｍはオペランド読出しレジスタ群
の各レジスタに対応し、制御線２６−ｉの“１”
により第ｉ番のオペランド読出しレジスタが起動
されることを示す（１≦ｉ≦ｍ）。
読出しリクエストを線２２に出力するとともに、
該オペランド読出しリクエストにより起動するオ
ペランド読出しレジスタ（図示せず）を示すポイ
ンタを線２３に出力する。デコーダ１９は、オペ
ランド読出しリクエスト線２２が“１”のとき、
線２３のポインタをデコードし、制御線群２６−
１〜２６−ｍの一つを“１”にする。制御線群２
６−１〜２６−ｍはオペランド読出しレジスタ群
の各レジスタに対応し、制御線２６−ｉの“１”
により第ｉ番のオペランド読出しレジスタが起動
されることを示す（１≦ｉ≦ｍ）。
ストア制御回路３１は、ストア動作完了信号を
線２４に出力するとともに、該ストアの属するス
トアアドレスレジスタ群（第１図の１２−１〜１
２−ｎ）の番号を示すポインタを線２５に送出す
る。デコーダ２０を、ストア動作完了信号線２４
が“１”のとき線２５のポインタをデコードし、
制御線２７−ｊ（１≦ｊ≦ｎ）に“１”を出力す
る。ストア動作完了信号線２４は、ストアを行う
命令においてすべてのストア動作が完了した時
“１”となり、同時に対応するストアアドレスレ
ジスタ番号がポインタ線２５に示される。
線２４に出力するとともに、該ストアの属するス
トアアドレスレジスタ群（第１図の１２−１〜１
２−ｎ）の番号を示すポインタを線２５に送出す
る。デコーダ２０を、ストア動作完了信号線２４
が“１”のとき線２５のポインタをデコードし、
制御線２７−ｊ（１≦ｊ≦ｎ）に“１”を出力す
る。ストア動作完了信号線２４は、ストアを行う
命令においてすべてのストア動作が完了した時
“１”となり、同時に対応するストアアドレスレ
ジスタ番号がポインタ線２５に示される。
OSCラツト群１５−１１〜１５−mnは、OSC
検出結果を格納する為のラツチの集合である。こ
こで、OSCラツチ１５−ij（１≦ｉ≦ｍ，１≦ｊ
≦ｎ）の添字ｊはストアアドレスレジスタ１２−
ｊ、すなわち、OSC検出回路１３−ｊに対応し、
添字ｉはオペランド読出しレジスタｉに対応す
る。OSCラツチ１５−ijは、線２６−ｉの“１”
信号により線１４−ｊのOSC検出結果を登録し、
線２７−ｊの“１”信号によりセツトされる。オ
ア回路１６−１〜１６−ｍは、オペランド読出し
レジスタ群に対応したｍ個のORゲートからな
る。ORゲート１６−ｉは、ｎ個のOSCラツチ１
５−ｉ１〜１５−inの論理和を出力する。
検出結果を格納する為のラツチの集合である。こ
こで、OSCラツチ１５−ij（１≦ｉ≦ｍ，１≦ｊ
≦ｎ）の添字ｊはストアアドレスレジスタ１２−
ｊ、すなわち、OSC検出回路１３−ｊに対応し、
添字ｉはオペランド読出しレジスタｉに対応す
る。OSCラツチ１５−ijは、線２６−ｉの“１”
信号により線１４−ｊのOSC検出結果を登録し、
線２７−ｊの“１”信号によりセツトされる。オ
ア回路１６−１〜１６−ｍは、オペランド読出し
レジスタ群に対応したｍ個のORゲートからな
る。ORゲート１６−ｉは、ｎ個のOSCラツチ１
５−ｉ１〜１５−inの論理和を出力する。
ラツチ２１はオペランド再読出し制御回路１８
にOSCの有無状態を報告すべきオペランド読出
しに係わるオペランド読出しレジスタの番号を保
持する。セレクタ１７は、ORゲート１６−１〜
１６−ｍのｍ個の出力よりラツチ２１の値に対応
して１個を選択する回路であり、選択結果は線２
８を通してオペランド再読出し制御回路１８に報
告される。
にOSCの有無状態を報告すべきオペランド読出
しに係わるオペランド読出しレジスタの番号を保
持する。セレクタ１７は、ORゲート１６−１〜
１６−ｍのｍ個の出力よりラツチ２１の値に対応
して１個を選択する回路であり、選択結果は線２
８を通してオペランド再読出し制御回路１８に報
告される。
次に、第２図の動作を説明する。オペランド読
出しの必要な命令がデコードされた場合、オペラ
ンド読出しリクエスト線２２が“１”となり、起
動されたオペランド読出しレジスタの番号がポイ
ンタ線２３に示される。このポインタ線２３の値
がデコーダ１９でデコードされ、制御線２６−１
〜２６−ｍの該当する線が“１”となる。例え
ば、オペランド読出しレジスタｋが起動された場
合、制御線２６−ｋが“１”となる。一方、先行
するすべてのストアを行う命令とこのオペランド
読出しとのOSCが第１図のOSC検出回路１３−
１〜１３−ｎにより検出される。OSC検出結果
はストアアドレスレジスタ１２−１〜１２−ｎ対
応に線１４−１〜１４−ｎに出力され、それぞれ
OSCラツチ１５−ｋ１〜１５−knに登録される。
例えば、このオペランド読出しレジスタｋのオペ
ランド読出しとストアアドレスレジスタ１２−ｌ
に格納さているストア命令のアドレスの間で
OSCが発生したとすると、OSCラツチ１５−kj
（１≦ｊ≦ｎ，ｊ＝≠ｌ）には“０”がセツトさ
れ、OSCラツチ１５−klに“１”がセツトされ
る。このとき、ラツチ２１は値ｋをとり、ORゲ
ート１６−ｋの出力がセレクタ１７を通して線２
８に選択される。線２８が“１”であると、オペ
ランド再読出し制御回路１８において読出しが保
留され、実行待ち状態となる。この間に後続のオ
ペランド読出しを伴う命令がデコードされた場
合、オペランド読出し制御回路３０は、オペラン
ド読出しリクエスト線２２を“１”とし、起動さ
れたオペランド読出しレジスタの番号をポインタ
線２３に出力して、OSC検出を開始せしめる。
出しの必要な命令がデコードされた場合、オペラ
ンド読出しリクエスト線２２が“１”となり、起
動されたオペランド読出しレジスタの番号がポイ
ンタ線２３に示される。このポインタ線２３の値
がデコーダ１９でデコードされ、制御線２６−１
〜２６−ｍの該当する線が“１”となる。例え
ば、オペランド読出しレジスタｋが起動された場
合、制御線２６−ｋが“１”となる。一方、先行
するすべてのストアを行う命令とこのオペランド
読出しとのOSCが第１図のOSC検出回路１３−
１〜１３−ｎにより検出される。OSC検出結果
はストアアドレスレジスタ１２−１〜１２−ｎ対
応に線１４−１〜１４−ｎに出力され、それぞれ
OSCラツチ１５−ｋ１〜１５−knに登録される。
例えば、このオペランド読出しレジスタｋのオペ
ランド読出しとストアアドレスレジスタ１２−ｌ
に格納さているストア命令のアドレスの間で
OSCが発生したとすると、OSCラツチ１５−kj
（１≦ｊ≦ｎ，ｊ＝≠ｌ）には“０”がセツトさ
れ、OSCラツチ１５−klに“１”がセツトされ
る。このとき、ラツチ２１は値ｋをとり、ORゲ
ート１６−ｋの出力がセレクタ１７を通して線２
８に選択される。線２８が“１”であると、オペ
ランド再読出し制御回路１８において読出しが保
留され、実行待ち状態となる。この間に後続のオ
ペランド読出しを伴う命令がデコードされた場
合、オペランド読出し制御回路３０は、オペラン
ド読出しリクエスト線２２を“１”とし、起動さ
れたオペランド読出しレジスタの番号をポインタ
線２３に出力して、OSC検出を開始せしめる。
一方、ストアアドレスレジスタ１２−ｊ（１≦
ｊ≦ｎ）に格納されたアドレスのストア系命令
は、プログラムで指定された命令の実行順序に従
つて順序実行される。ストアアドレスレジスタ１
２−ｌに格納された命令の実行が開始された後、
そのすべてのストア動作が完了した時、ストア動
作完了信号線２４が“１”となる。この時、ポイ
ンタ線２５はｌを示し、デコーダ２０により制御
線２７−ｌが“１”となる。これにより、ｍ個の
OSCラツチ１５−１ｌ〜１５−mlがリセツトさ
れる。したがつて、線２８が“１”から“０”へ
変化し、待ち状態となつていたオペランド読出し
が、オペランド再読出し制御回路１８により、あ
らためて実行される。同時に、ラツチ２１には次
に起動されたオペランド読出しレジスタの番号が
セツトされ、そのOSC検出結果がセレクタ１７
で選択可能になる。
ｊ≦ｎ）に格納されたアドレスのストア系命令
は、プログラムで指定された命令の実行順序に従
つて順序実行される。ストアアドレスレジスタ１
２−ｌに格納された命令の実行が開始された後、
そのすべてのストア動作が完了した時、ストア動
作完了信号線２４が“１”となる。この時、ポイ
ンタ線２５はｌを示し、デコーダ２０により制御
線２７−ｌが“１”となる。これにより、ｍ個の
OSCラツチ１５−１ｌ〜１５−mlがリセツトさ
れる。したがつて、線２８が“１”から“０”へ
変化し、待ち状態となつていたオペランド読出し
が、オペランド再読出し制御回路１８により、あ
らためて実行される。同時に、ラツチ２１には次
に起動されたオペランド読出しレジスタの番号が
セツトされ、そのOSC検出結果がセレクタ１７
で選択可能になる。
上記の例では、命令のオペランド読出しリクエ
スト時に１個の先行ストア命令とOSCが発生し
た場合について説明したが、複数の先行ストア命
令とOSCが発行した場合も同様である。ストア
命令のストア動作の完了に同期して対応する
OSCのラツチ１５−ijが順序リセツトされ、OSC
を発生したすべてのストア動作が完了した時、線
２８が“０”となり、オペランド読出しがあらた
めて実行される。
スト時に１個の先行ストア命令とOSCが発生し
た場合について説明したが、複数の先行ストア命
令とOSCが発行した場合も同様である。ストア
命令のストア動作の完了に同期して対応する
OSCのラツチ１５−ijが順序リセツトされ、OSC
を発生したすべてのストア動作が完了した時、線
２８が“０”となり、オペランド読出しがあらた
めて実行される。
本発明によれば、２次元マトリクス構成のラツ
チ群（OSC群）を設け、オペランド読出しリク
エスト時に、OSC検出結果を、そのオペランド
読出しリクエストに対応するOSCラツチ群内の
すべてのラツチにセツトし、一方、ストア動作完
了時に、そのストア動作に対応するOSCラツチ
群内のすべてのラツチをリセツトすることによ
り、OSCの解消後、直ちに該当オペランドをメ
モリ上から読出すことができ、即ち、第４図２の
理想的な動作を実現でき、命令の処理効率の向上
がもたらされ。さらに、２次元マトリクス構成の
OSCラツチ群を設けたことにより、先行のオペ
ランド読出し命令でOSCが発生し、そのオペラ
ンド読出しが保留されている期間にも、後続のオ
ペランド読出しを伴う命令のOSC検出を開始す
ることが可能で、この点からも命令の処理効率の
向上をもたらされる。
チ群（OSC群）を設け、オペランド読出しリク
エスト時に、OSC検出結果を、そのオペランド
読出しリクエストに対応するOSCラツチ群内の
すべてのラツチにセツトし、一方、ストア動作完
了時に、そのストア動作に対応するOSCラツチ
群内のすべてのラツチをリセツトすることによ
り、OSCの解消後、直ちに該当オペランドをメ
モリ上から読出すことができ、即ち、第４図２の
理想的な動作を実現でき、命令の処理効率の向上
がもたらされ。さらに、２次元マトリクス構成の
OSCラツチ群を設けたことにより、先行のオペ
ランド読出し命令でOSCが発生し、そのオペラ
ンド読出しが保留されている期間にも、後続のオ
ペランド読出しを伴う命令のOSC検出を開始す
ることが可能で、この点からも命令の処理効率の
向上をもたらされる。
第１図は従来の構成例を示すブロツク図、第２
図は本発明の一実施例のブロツク図、第３図は従
来技術の制御回路の構成例を示す図、第４図は従
来技術の問題点を説明する図である。 １……アドレス加算器、３……アドレスレジス
タ、４……オペランド長制御回路、７……オペラ
ンド長加算器、１２−１〜１２−ｎ……ストアア
ドレスレジスタ群、１３−１〜１３−ｎ……
OSC検出回路群、１５−１１〜１５−mn……
OSCラツチ群、１７……セレクタ、１８……オ
ペランド再読出し制御回路、１９，２０……デコ
ーダ、３０……オペランド読出し制御回路、３１
……ストア制御回路。
図は本発明の一実施例のブロツク図、第３図は従
来技術の制御回路の構成例を示す図、第４図は従
来技術の問題点を説明する図である。 １……アドレス加算器、３……アドレスレジス
タ、４……オペランド長制御回路、７……オペラ
ンド長加算器、１２−１〜１２−ｎ……ストアア
ドレスレジスタ群、１３−１〜１３−ｎ……
OSC検出回路群、１５−１１〜１５−mn……
OSCラツチ群、１７……セレクタ、１８……オ
ペランド再読出し制御回路、１９，２０……デコ
ーダ、３０……オペランド読出し制御回路、３１
……ストア制御回路。
Claims (1)
- 【特許請求の範囲】 １ 先行制御方式をとる情報処理装置において、 先行するストア系命令のストアアドレスを格納
するｎ個の先行ストアアドレスレジスタと、 オペランド読出しリクエスト時に、該オペラン
ドフエツチアドレスを前記ｎ個の先行ストアアド
レスレジスタの各先行ストアアドレスと比較し
て、記憶領域より先行して読出すオペランドが先
行するストア系命令により変更されること（以
下、OSCという）を検出するｎ個のOSC検出手
段と、 前記OSC検出手段の検出結果を先行するｍ個
のオヘランド読出しと先行するｎ個のストア系命
令のそれぞれに対応して保持するｍ×ｎのOSC
ラツチ群と、 ストア動作の完了時に、前記ｍ×ｎのOSCラ
ツチ群のうち、当該ストア系命令に対応する
OSCラツチをリセツトする書込み制御手段と、 前記ｍ×ｎのOSCラツチ群における各オペラ
ンド読出しに対応したｎ個のラツチの出力をそれ
ぞれ論理和するｍ個のオア回路と、 前記ｍ個のオア回路のうち、次に実行すべきオ
ペランド読出しに対応したオア回路の出力を選択
するセレクタと、 前記選択されたオア回路の出力がOSCを示し
ている場合、それがリセツトされるまで当該オペ
ランド読出しを抑止する読出し制御手段とを有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868183A JPS60138642A (ja) | 1983-12-27 | 1983-12-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868183A JPS60138642A (ja) | 1983-12-27 | 1983-12-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138642A JPS60138642A (ja) | 1985-07-23 |
| JPH0552533B2 true JPH0552533B2 (ja) | 1993-08-05 |
Family
ID=17181743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24868183A Granted JPS60138642A (ja) | 1983-12-27 | 1983-12-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138642A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671161B2 (ja) * | 1990-03-20 | 1997-10-29 | 富士通株式会社 | レジスタ干渉チェック方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240946B2 (ja) * | 1972-09-06 | 1977-10-15 | ||
| JPS54150049A (en) * | 1978-05-18 | 1979-11-24 | Fujitsu Ltd | Pre-fetch order control system |
| JPS57113146A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Instruction refetch system |
-
1983
- 1983-12-27 JP JP24868183A patent/JPS60138642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60138642A (ja) | 1985-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |