JPH0553075B2 - - Google Patents
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- Publication number
- JPH0553075B2 JPH0553075B2 JP61203004A JP20300486A JPH0553075B2 JP H0553075 B2 JPH0553075 B2 JP H0553075B2 JP 61203004 A JP61203004 A JP 61203004A JP 20300486 A JP20300486 A JP 20300486A JP H0553075 B2 JPH0553075 B2 JP H0553075B2
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- JP
- Japan
- Prior art keywords
- input
- diffusion layer
- region
- protection
- protection diode
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路（以下、ICという）の静電
気による破壊を防止するための入出力保護回路に
関する。
気による破壊を防止するための入出力保護回路に
関する。
ICの静電気による破壊を防止するための入出
力保護回路はIC設計のうえで重要であり、従来
種々の構造が考えられてきた。例えば、第５図は
従来の一般的な入力保護回路の等価回路図であ
り、入力端子３３より入力抵抗３４、入力配線３
７を介して論理回路３８内のMOS電界効果トラ
ンジスタのゲート電極等に接続され、入力配線３
７からは入力保護ダイオード３５，３６を介し
て、それぞれ電源ラインVDD、接地ラインGNDに
接続されている。静電気が入力端子３３に加わつ
た時には、この入力保護回路入力抵抗３４及び入
力保護ダイオード３５，３６を介して電荷が電源
ラインVDDもしくは接地ラインGNDに流れる。入
力保護が必要な時には通常電源ラインVDDや接地
ラインGNDには電位が与えられていないので、
入力配線３７と電源ラインVDDもしくは接地ライ
ンGNDとの間の電位差は入力保護ダイオード３
５，３６の降伏電圧におさえられて論理回路３８
内のMOS電界効果トランジスタを破壊から防ぐ。
力保護回路はIC設計のうえで重要であり、従来
種々の構造が考えられてきた。例えば、第５図は
従来の一般的な入力保護回路の等価回路図であ
り、入力端子３３より入力抵抗３４、入力配線３
７を介して論理回路３８内のMOS電界効果トラ
ンジスタのゲート電極等に接続され、入力配線３
７からは入力保護ダイオード３５，３６を介し
て、それぞれ電源ラインVDD、接地ラインGNDに
接続されている。静電気が入力端子３３に加わつ
た時には、この入力保護回路入力抵抗３４及び入
力保護ダイオード３５，３６を介して電荷が電源
ラインVDDもしくは接地ラインGNDに流れる。入
力保護が必要な時には通常電源ラインVDDや接地
ラインGNDには電位が与えられていないので、
入力配線３７と電源ラインVDDもしくは接地ライ
ンGNDとの間の電位差は入力保護ダイオード３
５，３６の降伏電圧におさえられて論理回路３８
内のMOS電界効果トランジスタを破壊から防ぐ。
かかる第５図に示した従来の入力保護回路にお
いては、入力抵抗３４の抵抗が大きいほど、又、
ダイオード３５，３６の接合面積が大きければ大
きいほど、静電耐量は大きくなるが入力抵抗３４
の抵抗とダイオード３５，３６の寄生容量とによ
る時定数が大きくなり、動作スピードが低下する
などの特性面への悪影響のため、入力抵抗３４の
抵抗値、及びダイオード３５，３６の接合面積は
それほど大きくできない。
いては、入力抵抗３４の抵抗が大きいほど、又、
ダイオード３５，３６の接合面積が大きければ大
きいほど、静電耐量は大きくなるが入力抵抗３４
の抵抗とダイオード３５，３６の寄生容量とによ
る時定数が大きくなり、動作スピードが低下する
などの特性面への悪影響のため、入力抵抗３４の
抵抗値、及びダイオード３５，３６の接合面積は
それほど大きくできない。
また、ICの出力部が第６図に示すように、
MOS電界効果トランジスタ４０のドレインが電
源に接続されることなく出力端子４１に接続され
ている。この出力端子４１にも静電気が加わつて
MOS電界効果トランジスタ４０のドレイン接合
を破壊することがあり、この破壊を防止する保護
回路として出力端子４１とMOS電界効果トラン
ジスタ４０のドレインとの間に第５図の入力抵抗
３４と保護ダイオード３５，３６とからなる保護
回路を挿入することが考えられる。しかしなが
ら、第６図に示すような、オープンドレイン構造
の場合、MOS電界効果トランジスタ４０のドレ
インとICの動作電源電位よりも高い電源電位VDD
が与えられる配線との間にプルアツプ抵抗３９が
接続されるので、出力端子４１と電源ラインVDD
との間に保護ダイオードを接続するとこの保護ダ
イオードが順方向バイアスされることがあるの
で、このような保護ダイオードを接続することが
できない。
MOS電界効果トランジスタ４０のドレインが電
源に接続されることなく出力端子４１に接続され
ている。この出力端子４１にも静電気が加わつて
MOS電界効果トランジスタ４０のドレイン接合
を破壊することがあり、この破壊を防止する保護
回路として出力端子４１とMOS電界効果トラン
ジスタ４０のドレインとの間に第５図の入力抵抗
３４と保護ダイオード３５，３６とからなる保護
回路を挿入することが考えられる。しかしなが
ら、第６図に示すような、オープンドレイン構造
の場合、MOS電界効果トランジスタ４０のドレ
インとICの動作電源電位よりも高い電源電位VDD
が与えられる配線との間にプルアツプ抵抗３９が
接続されるので、出力端子４１と電源ラインVDD
との間に保護ダイオードを接続するとこの保護ダ
イオードが順方向バイアスされることがあるの
で、このような保護ダイオードを接続することが
できない。
本発明によれば、入力端子に抵抗器を介して接
続される入力保護ダイオード領域もしくは出力端
子に接続されるドレイン領域に隣接してこれら入
力保護ダイオード領域もしくはドレイン領域と同
導電型領域を形成し、入力端子もしくは出力端子
に高電圧が静電気等により加わつた時この同導電
型領域が入力保護ダイオード領域もしくはドレイ
ン領域に空乏層によつて接続せしめられる保護回
路を得る。
続される入力保護ダイオード領域もしくは出力端
子に接続されるドレイン領域に隣接してこれら入
力保護ダイオード領域もしくはドレイン領域と同
導電型領域を形成し、入力端子もしくは出力端子
に高電圧が静電気等により加わつた時この同導電
型領域が入力保護ダイオード領域もしくはドレイ
ン領域に空乏層によつて接続せしめられる保護回
路を得る。
本発明によれば、通常動作時には同導電型領域
は入力保護ダイオード領域もしくはドレイン領域
と離れているので動作スピードを低下せしめた
り、プルアツプ抵抗を通して電流が流れたりする
ことはない。高電圧動作時には入力保護ダイオー
ドは電流容量が増し、保護効果がより高信頼度に
なり、またドレイン領域の電圧は保護ダイオード
で制限されることとなり十分な保護効果を得るこ
とができる。同導電型領域は十分大きくできるの
で保護動作時に保護回路が破壊されることもな
い。
は入力保護ダイオード領域もしくはドレイン領域
と離れているので動作スピードを低下せしめた
り、プルアツプ抵抗を通して電流が流れたりする
ことはない。高電圧動作時には入力保護ダイオー
ドは電流容量が増し、保護効果がより高信頼度に
なり、またドレイン領域の電圧は保護ダイオード
で制限されることとなり十分な保護効果を得るこ
とができる。同導電型領域は十分大きくできるの
で保護動作時に保護回路が破壊されることもな
い。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第１図は本発明の第１の実施例の等価回路図、
第２図はその構造断面図である。入力端子１は入
力抵抗２に接続され、入力抵抗２は保護ダイオー
ド３，４，５，６に接続されているが、通常入力
時にはダイオード５，６は接続されていない。か
かる構造は第２図のように得ることができる。す
なわち、N-基板１８にＰ型の抵抗領域１１とP-
型のウエル領域１７とP+型の拡散層７，８とが
形成されているP+型の拡散層７，８は空乏層１
５でつながる程度に隣接されている。P-型のウ
エル領域１７中にはN+型の拡散層９，１０とが
雲乏層１６でつながる程度に隣接して形成されて
いる。P+拡散層７とN-基板１８とで保護ダイオ
ード４を、P+拡散層８とN-基板１８とで保護ダ
イオード６をN+拡散層９とP-ウエル領域１７と
で保護ダイオード３を、N+拡散層１０とP-ウエ
ル領域１７とで保護ダイオード５をそれぞれ形成
している。入力端子１は抵抗領域１１に配線で接
続され、抵抗領域１１は配線でP+拡散層７とN+
拡散層９とのみに接続されている。
第２図はその構造断面図である。入力端子１は入
力抵抗２に接続され、入力抵抗２は保護ダイオー
ド３，４，５，６に接続されているが、通常入力
時にはダイオード５，６は接続されていない。か
かる構造は第２図のように得ることができる。す
なわち、N-基板１８にＰ型の抵抗領域１１とP-
型のウエル領域１７とP+型の拡散層７，８とが
形成されているP+型の拡散層７，８は空乏層１
５でつながる程度に隣接されている。P-型のウ
エル領域１７中にはN+型の拡散層９，１０とが
雲乏層１６でつながる程度に隣接して形成されて
いる。P+拡散層７とN-基板１８とで保護ダイオ
ード４を、P+拡散層８とN-基板１８とで保護ダ
イオード６をN+拡散層９とP-ウエル領域１７と
で保護ダイオード３を、N+拡散層１０とP-ウエ
ル領域１７とで保護ダイオード５をそれぞれ形成
している。入力端子１は抵抗領域１１に配線で接
続され、抵抗領域１１は配線でP+拡散層７とN+
拡散層９とのみに接続されている。
入力端子１に通常の入力信号が加わつた場合
P+拡散層７からの空乏層およびN-拡散層からの
空乏層１６はそれぞれP+拡散層８やN+拡散層１
０に達しないようにしているので、入力保護ダイ
オード３，４のみが入力保護回路に加わつてお
り、入力保護回路の時定数は小さいので高い動作
スピードが得られる。
P+拡散層７からの空乏層およびN-拡散層からの
空乏層１６はそれぞれP+拡散層８やN+拡散層１
０に達しないようにしているので、入力保護ダイ
オード３，４のみが入力保護回路に加わつてお
り、入力保護回路の時定数は小さいので高い動作
スピードが得られる。
一方、入力端１に正の高電圧が印加された場合
にはN+拡散層９と１０とはP-型ウエル領域１７
の接合に発生した空乏層１６により、同電位とな
り、等価的にダイオード３と５とが接続されたこ
とになる。また、入力端子１に負の高電圧が印加
された場合にはP+拡散層７と８とはN-基板１８
の接合に発生した空乏層１５により同電位とな
り、等価的にダイオード４と６とが接続されたこ
とになる。この結果高電圧印加時には保護ダイオ
ードの電流容量が大きくなり、保護回路の耐圧が
高くなる。このP+拡散層７と８及びN+拡散層９
と１０とが高電圧印加時にのみ、同電位となるよ
うに設計するのは空乏層巾の計算により、それぞ
れの領域７，８，９，１０の濃度間隔を決定する
ことにより容易に設計できる。
にはN+拡散層９と１０とはP-型ウエル領域１７
の接合に発生した空乏層１６により、同電位とな
り、等価的にダイオード３と５とが接続されたこ
とになる。また、入力端子１に負の高電圧が印加
された場合にはP+拡散層７と８とはN-基板１８
の接合に発生した空乏層１５により同電位とな
り、等価的にダイオード４と６とが接続されたこ
とになる。この結果高電圧印加時には保護ダイオ
ードの電流容量が大きくなり、保護回路の耐圧が
高くなる。このP+拡散層７と８及びN+拡散層９
と１０とが高電圧印加時にのみ、同電位となるよ
うに設計するのは空乏層巾の計算により、それぞ
れの領域７，８，９，１０の濃度間隔を決定する
ことにより容易に設計できる。
第３図は本発明の出力保護回路に適用した第２
の実施例を示す等価回路図で、第４図はそれを実
現した構造断面図である。出力MOS電界効果ト
ランジスタ２０のドレインは直接出力端子２１と
プルアツプ抵抗２８を介してプルアツプ用の高電
圧が与えられる電源ラインVDD′とに接続されて
おり、通常動作時には保護ダイオード２２，２３
は出力端子２１に接続されていない。具体的には
N-基板３１にP+型拡散層２４とP-型ウエル領域
３０とを有している。P+型拡散層２４とN-基板
３１とで保護ダイオード２２を形成している。
P-型ウエル領域３０にはN+拡散層２５，２６，
２７，３２を有し、N+拡散層２５はMOS電界効
果トランジスタのソース、N+拡散層２６はMOS
電界効果トランジスタ２０のドレインを形成し、
N+拡散層２７とP-型ウエル領域３０とで保護ダ
イオード２３を形成し、N+拡散層３２はプルア
ツプ抵抗２８を形成しN+拡散層２６と２７とは
空乏層２９でつながる程度に隣接配置されてい
る。ドレイン領域であるN+拡散層２６は出力端
子２１に接続され、N+拡散層２７とP+拡散層２
４とが配線で接続されている。N+拡散層３２は
出力端子２１とプルアツプ用の高い電位の与えら
れる電源ラインVDDとに接続されている。
の実施例を示す等価回路図で、第４図はそれを実
現した構造断面図である。出力MOS電界効果ト
ランジスタ２０のドレインは直接出力端子２１と
プルアツプ抵抗２８を介してプルアツプ用の高電
圧が与えられる電源ラインVDD′とに接続されて
おり、通常動作時には保護ダイオード２２，２３
は出力端子２１に接続されていない。具体的には
N-基板３１にP+型拡散層２４とP-型ウエル領域
３０とを有している。P+型拡散層２４とN-基板
３１とで保護ダイオード２２を形成している。
P-型ウエル領域３０にはN+拡散層２５，２６，
２７，３２を有し、N+拡散層２５はMOS電界効
果トランジスタのソース、N+拡散層２６はMOS
電界効果トランジスタ２０のドレインを形成し、
N+拡散層２７とP-型ウエル領域３０とで保護ダ
イオード２３を形成し、N+拡散層３２はプルア
ツプ抵抗２８を形成しN+拡散層２６と２７とは
空乏層２９でつながる程度に隣接配置されてい
る。ドレイン領域であるN+拡散層２６は出力端
子２１に接続され、N+拡散層２７とP+拡散層２
４とが配線で接続されている。N+拡散層３２は
出力端子２１とプルアツプ用の高い電位の与えら
れる電源ラインVDDとに接続されている。
出力端子２１が正常動作し、通常の出力を生じ
ている時にはN+拡散層２６はN+拡散層２７とは
離間しており、出力に大きた寄生容量が加わるこ
とはない。出力端子２１に正の大きな電圧が加わ
るとドレイン領域であるN+拡散層２６から空乏
層２９が伸張し、N+拡散層２７につながつてN+
拡散層２６と２７とを同電位にする。N+拡散層
２７はP+拡散層２４につながつているので、保
護ダイオード２２もしくは２３の降伏により、
N+拡散層２６とP-型のウエル領域３０との間の
電位差を制限してMOS電界効果トランジスタを
破壊から防ぐ。
ている時にはN+拡散層２６はN+拡散層２７とは
離間しており、出力に大きた寄生容量が加わるこ
とはない。出力端子２１に正の大きな電圧が加わ
るとドレイン領域であるN+拡散層２６から空乏
層２９が伸張し、N+拡散層２７につながつてN+
拡散層２６と２７とを同電位にする。N+拡散層
２７はP+拡散層２４につながつているので、保
護ダイオード２２もしくは２３の降伏により、
N+拡散層２６とP-型のウエル領域３０との間の
電位差を制限してMOS電界効果トランジスタを
破壊から防ぐ。
以上説明したように、入出力保護ダイオードが
高電圧印加時にのみ、入出力部に接続されるよう
に構成することにより、通常使用時は動作スピー
ドの低下等の特性に悪影響を及ぼすことはなく、
静電気などに対し耐量の高い入出力保護回路を構
成できる。
高電圧印加時にのみ、入出力部に接続されるよう
に構成することにより、通常使用時は動作スピー
ドの低下等の特性に悪影響を及ぼすことはなく、
静電気などに対し耐量の高い入出力保護回路を構
成できる。
第１図は本発明の第１の実施例を示す等価回路
図、第２図は本発明の第１の実施例を実現する構
造断面図、第３図は本発明の第２の実施例を示す
等価回路図、第４図は本発明の第２の実施例を実
現する構造断面図、第５図は従来の入力保護回路
の回路図、第６図は従来のオープンドレイン型出
力部の等価回路図である。 １……入力端子、２……入力抵抗、３，４，
５，６……ダイオード、７，８，１１……P+拡
散層、９，１０……N+拡散層、１５，１６……
空乏層、１７……P-型ウエル領域、１８……N-
基板、２０……MOS電界効果トランジスタ、２
１……出力端子、２２，２３……ダイオード、２
４……P+拡散層、２５，２６，２７，３２……
N+拡散層、２８……プルアツプ抵抗、２９……
空乏層、３０……P-型ウエル領域、３１……N-
基板、３３……入力端子、３４……入力抵抗、３
５，３６……ダイオード、３７……入力配線、３
８……論理回路、３９……プルアツプ抵抗、４０
……MOS電界効果トランジスタ、４１……出力
端子。
図、第２図は本発明の第１の実施例を実現する構
造断面図、第３図は本発明の第２の実施例を示す
等価回路図、第４図は本発明の第２の実施例を実
現する構造断面図、第５図は従来の入力保護回路
の回路図、第６図は従来のオープンドレイン型出
力部の等価回路図である。 １……入力端子、２……入力抵抗、３，４，
５，６……ダイオード、７，８，１１……P+拡
散層、９，１０……N+拡散層、１５，１６……
空乏層、１７……P-型ウエル領域、１８……N-
基板、２０……MOS電界効果トランジスタ、２
１……出力端子、２２，２３……ダイオード、２
４……P+拡散層、２５，２６，２７，３２……
N+拡散層、２８……プルアツプ抵抗、２９……
空乏層、３０……P-型ウエル領域、３１……N-
基板、３３……入力端子、３４……入力抵抗、３
５，３６……ダイオード、３７……入力配線、３
８……論理回路、３９……プルアツプ抵抗、４０
……MOS電界効果トランジスタ、４１……出力
端子。
Claims (1)
- １ 入力端子に接続される入力保護ダイオード領
域もしくは出力端子に接続される拡散領域に隣接
してこれら入力保護ダイオード領域もしくは前記
拡散領域と同導電型領域を形成し、前記入力端子
もしくは前記出力端子に高電圧が加わつた時、該
同導電型領域が前記入力保護ダイオード領域もし
くはドレイン領域に空乏層によつて接続せしめら
れることを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203004A JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203004A JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356957A JPS6356957A (ja) | 1988-03-11 |
| JPH0553075B2 true JPH0553075B2 (ja) | 1993-08-09 |
Family
ID=16466737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203004A Granted JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356957A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2780289B2 (ja) * | 1988-11-17 | 1998-07-30 | セイコーエプソン株式会社 | 半導体装置 |
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
-
1986
- 1986-08-28 JP JP61203004A patent/JPS6356957A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356957A (ja) | 1988-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |