JPH0244153B2 - - Google Patents
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- JPH0244153B2 JPH0244153B2 JP58031186A JP3118683A JPH0244153B2 JP H0244153 B2 JPH0244153 B2 JP H0244153B2 JP 58031186 A JP58031186 A JP 58031186A JP 3118683 A JP3118683 A JP 3118683A JP H0244153 B2 JPH0244153 B2 JP H0244153B2
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- Japan
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- latch
- circuit
- diode
- voltage
- diffusion region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、CMOS大規模集積回路（以下LSI
と称す）において、電源端子間にサージが印加さ
れた場合にラツチアツプを防ぐためのラツチアツ
プ防止回路に関するものである。
と称す）において、電源端子間にサージが印加さ
れた場合にラツチアツプを防ぐためのラツチアツ
プ防止回路に関するものである。
従来のラツチアツプを防止するための対策を施
こしたCMOS LSIの内部回路の、半導体構造の
断面図を第１図に示す。なおこの第１図はN-基
板のものを示す。第１図において、１はN-基板、
２はドレインP+拡散領域、３はソースP+拡散領
域、４はN+拡散領域、５はP-ウエル、６はP+拡
散領域、７はドレインN+拡散領域、８はソース
N+拡散領域、９〜１３は酸化膜、１４，１５は
ゲート電極、１６，１７は電位がVDDである配
線、１８，１９は電位がVSSである配線である。
こしたCMOS LSIの内部回路の、半導体構造の
断面図を第１図に示す。なおこの第１図はN-基
板のものを示す。第１図において、１はN-基板、
２はドレインP+拡散領域、３はソースP+拡散領
域、４はN+拡散領域、５はP-ウエル、６はP+拡
散領域、７はドレインN+拡散領域、８はソース
N+拡散領域、９〜１３は酸化膜、１４，１５は
ゲート電極、１６，１７は電位がVDDである配
線、１８，１９は電位がVSSである配線である。
このような半導体構造がラツチアツプを起した
場合の等価回路を第２図ａに示す。第２図ａにお
いて、Tr1は第１図のドレインP+拡散領域２をエ
ミツタ、N-基板１をベース、P-ウエル５をコレ
クタとするラテラルP+N-P-トランジスタ、Tr2
はソースN+拡散領域８をエミツタ、P-ウエル５
をベース、N-基板１をコレクタとするラテラル
N+P-N-トランジスタ、R1はN-基板１とP+拡散
領域６の間のP-ウエル５の抵抗成分、R2はドレ
インP+拡散領域２の抵抗成分、R3はP-ウエル５
とN+拡散領域４の間のN-基板１の抵抗成分、R4
はソースN+拡散領域８の抵抗成分である。
場合の等価回路を第２図ａに示す。第２図ａにお
いて、Tr1は第１図のドレインP+拡散領域２をエ
ミツタ、N-基板１をベース、P-ウエル５をコレ
クタとするラテラルP+N-P-トランジスタ、Tr2
はソースN+拡散領域８をエミツタ、P-ウエル５
をベース、N-基板１をコレクタとするラテラル
N+P-N-トランジスタ、R1はN-基板１とP+拡散
領域６の間のP-ウエル５の抵抗成分、R2はドレ
インP+拡散領域２の抵抗成分、R3はP-ウエル５
とN+拡散領域４の間のN-基板１の抵抗成分、R4
はソースN+拡散領域８の抵抗成分である。
上記第１図に示すように、N-基板１上にN+拡
散領域４を設けてこれVDD電位を与え、またP-ウ
エル５上にP+拡散領域６を設けてこれにVSS電位
を与えることにより、ラテラルトランジスタ
Tr1，Tr2のコレクタ抵抗R1，R3を、例えば第１
図において上記N+拡散領域４及びP+拡散領域６
を各々図の左右両端に配置した場合に比べて小さ
くすることができる。この結果、上記ラテラルト
ランジスタTr1，Tr2のベースに流れ込むベース
電流を小さくすることができ、ラツチアツプをあ
る程度防止することができる。
散領域４を設けてこれVDD電位を与え、またP-ウ
エル５上にP+拡散領域６を設けてこれにVSS電位
を与えることにより、ラテラルトランジスタ
Tr1，Tr2のコレクタ抵抗R1，R3を、例えば第１
図において上記N+拡散領域４及びP+拡散領域６
を各々図の左右両端に配置した場合に比べて小さ
くすることができる。この結果、上記ラテラルト
ランジスタTr1，Tr2のベースに流れ込むベース
電流を小さくすることができ、ラツチアツプをあ
る程度防止することができる。
ここで、ラツチアツプというのは、外部からの
サージ電流Ｉが、例えば第２図ｂのようにトラン
ジスタTr3のエミツタから抵抗R1に流れ込み、外
抵抗R1での電圧降下によつてトランジスタTr2が
オンし、抵抗R3に電流が流れ、トランジスタTr1
がオンし、該トランジスタTr1を通して抵抗R1に
電流が流れ、これにより上記トランジスタTr2の
オンが保持されるというサイリスタ動作のことを
いう。ここでトランジスタTr3のエミツタはN-
基板上の外部端子につながるP+拡散のことであ
る。
サージ電流Ｉが、例えば第２図ｂのようにトラン
ジスタTr3のエミツタから抵抗R1に流れ込み、外
抵抗R1での電圧降下によつてトランジスタTr2が
オンし、抵抗R3に電流が流れ、トランジスタTr1
がオンし、該トランジスタTr1を通して抵抗R1に
電流が流れ、これにより上記トランジスタTr2の
オンが保持されるというサイリスタ動作のことを
いう。ここでトランジスタTr3のエミツタはN-
基板上の外部端子につながるP+拡散のことであ
る。
従来のラツチアツプ対策は回路全体を上記のよ
うな構造にする必要があるため、パターンが大き
くなり、LSIの集積度が低くなつたり、また、パ
ターン設計が煩雑になるという欠点があつた。
うな構造にする必要があるため、パターンが大き
くなり、LSIの集積度が低くなつたり、また、パ
ターン設計が煩雑になるという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、基板上に構成され
たLSIにおいて、VDD，VSS電源の両端子間に形成
されたダイオードと、抵抗及びダイオード接続さ
れたMOSトランジスタからなり上記ダイオード
と並列に接続された直列体とを設け、上記MOS
トランジスタの両端電圧を内部回路に供給するよ
うにすることにより、ラツチアツプのトリガとな
るLSI外部からのサージを著しく減少させること
ができ、内部回路については、従来のようなラツ
チアツプ対策を施す必要のないラツチアツプ防止
回路を提供することを目的としている。
去するためになされたもので、基板上に構成され
たLSIにおいて、VDD，VSS電源の両端子間に形成
されたダイオードと、抵抗及びダイオード接続さ
れたMOSトランジスタからなり上記ダイオード
と並列に接続された直列体とを設け、上記MOS
トランジスタの両端電圧を内部回路に供給するよ
うにすることにより、ラツチアツプのトリガとな
るLSI外部からのサージを著しく減少させること
ができ、内部回路については、従来のようなラツ
チアツプ対策を施す必要のないラツチアツプ防止
回路を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第３図はN-基板１上に構成されたLSIの、
２つの電源端子VSSとVDD間に、この発明のラツ
チアツプ防止回路を設けた場合の等価回路を示し
ている。第３図において、２０はLSIのVSS端子、
２１はVDD端子、２２はこれら両端子２０，２１
間に形成されたP+N-N+ダイオード、２３はこの
ダイオード２２のN-基板２部分の抵抗成分、４
０はダイオード２２と並列に接続された直列体で
あり、該直列体４０において２４は抵抗、２５は
ゲート、ソース、及びP-ウエルが短絡されたＮ
チヤンネルMOSトランジスタである。また、２
６，２７はそれぞれLSIの内部回路に電源を供給
する端子である。
る。第３図はN-基板１上に構成されたLSIの、
２つの電源端子VSSとVDD間に、この発明のラツ
チアツプ防止回路を設けた場合の等価回路を示し
ている。第３図において、２０はLSIのVSS端子、
２１はVDD端子、２２はこれら両端子２０，２１
間に形成されたP+N-N+ダイオード、２３はこの
ダイオード２２のN-基板２部分の抵抗成分、４
０はダイオード２２と並列に接続された直列体で
あり、該直列体４０において２４は抵抗、２５は
ゲート、ソース、及びP-ウエルが短絡されたＮ
チヤンネルMOSトランジスタである。また、２
６，２７はそれぞれLSIの内部回路に電源を供給
する端子である。
また、第４図は第３図のP+N-N+ダイオード２
２の構造断面図である。第４図において、１は
N-基板、２８はP+拡散領域、２９はN+拡散領
域、３０は電位がVSSの配線、３１は電位がVDD
の配線である。
２の構造断面図である。第４図において、１は
N-基板、２８はP+拡散領域、２９はN+拡散領
域、３０は電位がVSSの配線、３１は電位がVDD
の配線である。
次に作用効果について説明する。
第３図においてダイオード２２の抵抗成分２３
は、第４図のP+拡散領域２８とN+拡散領域２９
との距離を耐圧の許す範囲内で近くとり、また該
両拡散領域２８，２９を互いに平行に、パターン
上で長くはしらせることにより、数Ωから数十Ω
にすることができる。このようにするとサージ印
加時、LSI外部から見たダイナミツクな入力抵抗
は上記抵抗成分２３で決まるので、サージ電圧が
ダイオード２２にとつて順方向の場合、サージ電
流の大部分はダイオード２２、抵抗２３を通つ
て、VDD端子から外部に流れ出す。
は、第４図のP+拡散領域２８とN+拡散領域２９
との距離を耐圧の許す範囲内で近くとり、また該
両拡散領域２８，２９を互いに平行に、パターン
上で長くはしらせることにより、数Ωから数十Ω
にすることができる。このようにするとサージ印
加時、LSI外部から見たダイナミツクな入力抵抗
は上記抵抗成分２３で決まるので、サージ電圧が
ダイオード２２にとつて順方向の場合、サージ電
流の大部分はダイオード２２、抵抗２３を通つ
て、VDD端子から外部に流れ出す。
なお、ここでダイナミツクな抵抗というのは、
サージ電圧が逆電圧の場合ダイオード２２のブレ
ークダウン時の抵抗（微分抵抗）を、また順電圧
の場合はダイオード２２のオン抵抗を意味する。
サージ電圧が逆電圧の場合ダイオード２２のブレ
ークダウン時の抵抗（微分抵抗）を、また順電圧
の場合はダイオード２２のオン抵抗を意味する。
次に、サージ電圧がダイオード２２にとつて、
逆方向の場合は、ダイオード２２のブレークダウ
ン電圧が50V程度と高いため、サージ電圧からの
保護のためには、該ダイオード２２だけでは不充
分であるが、抵抗２４を内部回路に直列に、Ｎチ
ヤンネルMOSトランジスタ２５を内部回路に並
列に接続しているので、サージ電圧が抵抗２４と
ＮチヤンネルMOSトランジスタ２５の抵抗成分
とで分割され、内部回路には小さい電圧がかかる
ことになり、これによりサージ電圧からの保護が
なされるものである。ここでＮチヤンネルMOS
トランジスタ２５はゲートの電位がP-ウエルと
同じであるために、ドレイン−P-ウエル間がツ
エナーダイオードとして働く。そのブレークダウ
ン電圧はゲート酸化膜厚によつて変わるが、例え
ばゲート酸化膜厚が800Åなら25V程度になる。
また、ドレインとソース間のダイナミツクな抵抗
値はチヤンネル幅Ｗが1000μｍの場合、20Ω程度
になるので、今抵抗２４の抵抗値を30Ωとする
と、端子２６，２７間の電圧は 25＋25×20／30＋20＝35（Ｖ） になる。
逆方向の場合は、ダイオード２２のブレークダウ
ン電圧が50V程度と高いため、サージ電圧からの
保護のためには、該ダイオード２２だけでは不充
分であるが、抵抗２４を内部回路に直列に、Ｎチ
ヤンネルMOSトランジスタ２５を内部回路に並
列に接続しているので、サージ電圧が抵抗２４と
ＮチヤンネルMOSトランジスタ２５の抵抗成分
とで分割され、内部回路には小さい電圧がかかる
ことになり、これによりサージ電圧からの保護が
なされるものである。ここでＮチヤンネルMOS
トランジスタ２５はゲートの電位がP-ウエルと
同じであるために、ドレイン−P-ウエル間がツ
エナーダイオードとして働く。そのブレークダウ
ン電圧はゲート酸化膜厚によつて変わるが、例え
ばゲート酸化膜厚が800Åなら25V程度になる。
また、ドレインとソース間のダイナミツクな抵抗
値はチヤンネル幅Ｗが1000μｍの場合、20Ω程度
になるので、今抵抗２４の抵抗値を30Ωとする
と、端子２６，２７間の電圧は 25＋25×20／30＋20＝35（Ｖ） になる。
なお、ＮチヤンネルMOSトランジスタ２５が
オープンソースの場合は、チヤンネル幅Ｗを同じ
とするとダイナミツクな抵抗値は２倍近くにな
り、抵抗分割回路としてはMOSトランジスタの
方が適当である。
オープンソースの場合は、チヤンネル幅Ｗを同じ
とするとダイナミツクな抵抗値は２倍近くにな
り、抵抗分割回路としてはMOSトランジスタの
方が適当である。
このように順方向電圧のサージの場合は、サー
ジ電流がダイオード２２を通つてVDD電源から外
部に流れ出し、内部回路にはほとんど流れ込まな
いので、ラツチアツプを引き起こすほどのトリガ
電流とはならない。また、逆方向電圧のサージの
場合は、その電圧値がダイオード２２のブレーク
ダウン電圧よりも大きければ、順方向の場合と同
じように外部に流れ出す。ブレークダウン電圧よ
り小さい場合でも、ダイオード２２の接合容量を
通して過渡的には、外部に電流は流れ出す。それ
に加え抵抗２４とＮチヤンネルMOSトランジス
タ２５とによつてサージ電圧が分割されるので、
端子２６，２７間の電圧つまり内部回路にかかる
電圧が小さくなり、したがつて、Ｖ／Ｒ＝Ｉによ
り、内部回路に流れ込むサージ電流が小さくな
り、ラツチアツプを引き起こすほどのトリガ電流
とはならない。このようにしてラツチアツプを防
止することができる。
ジ電流がダイオード２２を通つてVDD電源から外
部に流れ出し、内部回路にはほとんど流れ込まな
いので、ラツチアツプを引き起こすほどのトリガ
電流とはならない。また、逆方向電圧のサージの
場合は、その電圧値がダイオード２２のブレーク
ダウン電圧よりも大きければ、順方向の場合と同
じように外部に流れ出す。ブレークダウン電圧よ
り小さい場合でも、ダイオード２２の接合容量を
通して過渡的には、外部に電流は流れ出す。それ
に加え抵抗２４とＮチヤンネルMOSトランジス
タ２５とによつてサージ電圧が分割されるので、
端子２６，２７間の電圧つまり内部回路にかかる
電圧が小さくなり、したがつて、Ｖ／Ｒ＝Ｉによ
り、内部回路に流れ込むサージ電流が小さくな
り、ラツチアツプを引き起こすほどのトリガ電流
とはならない。このようにしてラツチアツプを防
止することができる。
なお、上記実施例ではN-基板上に構成された
CMOS LSIに本発明のラツチアツプ防止回路を
設けた場合について説明したが、基板がP-の場
合であつても同様の効果を奏する。この場合の等
価回路としては、第４図において、電源端子VSS
側にある抵抗２５が、VDD側になるだけである。
CMOS LSIに本発明のラツチアツプ防止回路を
設けた場合について説明したが、基板がP-の場
合であつても同様の効果を奏する。この場合の等
価回路としては、第４図において、電源端子VSS
側にある抵抗２５が、VDD側になるだけである。
以上のように、この発明のラツチアツプ防止回
路をチツプ周辺に配置するならば、電源端子VSS，
VDD間にかかるサージの、内部回路への影響を著
しく減少させることができ、内部回路については
従来のようなラツチアツプ対策をほどこす必要が
なく、そのパターンが小さくなり、LSIの集積度
を高くすることができ、上記ラツチアツプ防止回
路に加え、さらに従来の対策を内部回路にほどこ
しておけば、ラツチアツプ耐量は、格段に向上す
ることになる。
路をチツプ周辺に配置するならば、電源端子VSS，
VDD間にかかるサージの、内部回路への影響を著
しく減少させることができ、内部回路については
従来のようなラツチアツプ対策をほどこす必要が
なく、そのパターンが小さくなり、LSIの集積度
を高くすることができ、上記ラツチアツプ防止回
路に加え、さらに従来の対策を内部回路にほどこ
しておけば、ラツチアツプ耐量は、格段に向上す
ることになる。
第１図は従来のラツチアツプ対策を施こした
CMOS回路の一例を示す図、第２図ａ，ｂはそ
れぞれ第１図の回路の等価回路及び該回路のラツ
チアツプ時の等価回路を示す図、第３図は本発明
の一実施例によるラツチアツプ防止回路の等価回
路図、第４図は第３図の回路中のダイオードの半
導体構造の断面図である。 ２０……VSS電源端子、２１……VDD電源端子、
２２……P+N-N+ダイオード、２４……抵抗、２
５……ゲート、ソース、P-ウエルが短絡された
ＮチヤンネルMOSトランジスタ、４０……直列
体。なお図中同一符号は同一、又は相当部分を示
す。
CMOS回路の一例を示す図、第２図ａ，ｂはそ
れぞれ第１図の回路の等価回路及び該回路のラツ
チアツプ時の等価回路を示す図、第３図は本発明
の一実施例によるラツチアツプ防止回路の等価回
路図、第４図は第３図の回路中のダイオードの半
導体構造の断面図である。 ２０……VSS電源端子、２１……VDD電源端子、
２２……P+N-N+ダイオード、２４……抵抗、２
５……ゲート、ソース、P-ウエルが短絡された
ＮチヤンネルMOSトランジスタ、４０……直列
体。なお図中同一符号は同一、又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ N-又はP-基板上に構成されたCMOS大規模
集積回路中のラツチアツプ防止回路であつて、 VDD電源端子とVSS電源端子間に、ゲート、ソ
ース、P-ウエルを短絡したＮチヤンネルMOSト
ランジスタ又はゲート、ソース、P-基板を短絡
したＮチヤンネルMOSトランジスタのいずれか
一方と抵抗とを直列接続してなる直列体と、P+
N-N+又はN+P-P+ダイオードとを並列に接続し、 上記ＮチヤンネルMOSトランジスタの両端電
圧を上記CMOS大規模集積回路の内部回路に供
給するようにしたことを特徴とするラツチアツプ
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031186A JPS59155953A (ja) | 1983-02-24 | 1983-02-24 | ラツチアツプ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031186A JPS59155953A (ja) | 1983-02-24 | 1983-02-24 | ラツチアツプ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155953A JPS59155953A (ja) | 1984-09-05 |
| JPH0244153B2 true JPH0244153B2 (ja) | 1990-10-02 |
Family
ID=12324401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58031186A Granted JPS59155953A (ja) | 1983-02-24 | 1983-02-24 | ラツチアツプ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155953A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059770A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 半導体装置 |
| JP4933871B2 (ja) * | 2006-09-28 | 2012-05-16 | 紀伊産業株式会社 | スクイズ性塗布容器 |
-
1983
- 1983-02-24 JP JP58031186A patent/JPS59155953A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59155953A (ja) | 1984-09-05 |
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