JPH0553328U - 入力回路 - Google Patents
入力回路Info
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- JPH0553328U JPH0553328U JP10205891U JP10205891U JPH0553328U JP H0553328 U JPH0553328 U JP H0553328U JP 10205891 U JP10205891 U JP 10205891U JP 10205891 U JP10205891 U JP 10205891U JP H0553328 U JPH0553328 U JP H0553328U
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- JP
- Japan
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- push button
- light emitting
- button switch
- resistor
- switch
- Prior art date
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- 230000008094 contradictory effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
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- 244000145845 chattering Species 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 互いに背反する状態に操作される2つのスイ
ッチの操作状態を表す信号を、CPUの入力ポート等へ
受け渡す入力回路において、回路の簡単化および低廉化
を図る。 【構成】 正電源P1と接地間に接続された抵抗1およ
び押しボタンスイッチ2の共通接続点3を、フォトカプ
ラ4の発光ダイオード4aおよび押しボタンスイッチ5
を介して接地する。発光ダイオード4aおよび押しボタ
ンスイッチ5の共通接続点6をFET4bのドレイン、
ソースを介して接地する。押しボタンスイッチ5のオン
操作により発光ダイオード4aを発光させるとともにF
ET4b,4cをオンせしめ該ダイオード4aに流れる
電流をFET4bにも流す。この状態で押しボタンスイ
ッチ5がオフとなっても発光ダイオード4aの発光およ
びFET4b,4cのオンは維持されるため、共通接続
点8のローレベルは継続される。
ッチの操作状態を表す信号を、CPUの入力ポート等へ
受け渡す入力回路において、回路の簡単化および低廉化
を図る。 【構成】 正電源P1と接地間に接続された抵抗1およ
び押しボタンスイッチ2の共通接続点3を、フォトカプ
ラ4の発光ダイオード4aおよび押しボタンスイッチ5
を介して接地する。発光ダイオード4aおよび押しボタ
ンスイッチ5の共通接続点6をFET4bのドレイン、
ソースを介して接地する。押しボタンスイッチ5のオン
操作により発光ダイオード4aを発光させるとともにF
ET4b,4cをオンせしめ該ダイオード4aに流れる
電流をFET4bにも流す。この状態で押しボタンスイ
ッチ5がオフとなっても発光ダイオード4aの発光およ
びFET4b,4cのオンは維持されるため、共通接続
点8のローレベルは継続される。
Description
【0001】
本考案は互いに背反する状態に操作される2つのスイッチの操作状態を表す信 号を、CPUの入力ポート等へ受け渡す入力回路に関する。
【0002】
A、B2つの押しボタンスイッチを例えばスタート、ストップのように背反的 な意味に使い、Aが押されてからBが押されるまでの状態と、Bが押されてから Aが押されるまでの状態を相反する2つの状態として使用するシステムにおいて 、いかなる時点でも必要に応じて状態を参照できるためには、押しボタンスイッ チの操作を記憶しておくことが必要である。
【0003】
前記押しボタンスイッチの操作を記憶する方法としては例えばA,Bの押しボ タンスイッチを機械的に連動させ、一体のものとして構成する方法があるが、形 状的な自由度に乏しいという問題がある。
【0004】 またラッチリレーにより記憶させる方法がある。この方法は比較的簡単である が機械式であるので接触信頼度に注意する必要があり、更にバウンスが発生する ので用途によっては使えない場合がある。又一般に価格が高いという問題もある 。
【0005】 またロジックICのフリップフロップを使用する方法もあるが、電源系統が異 なる場合はフォトカプラ等で絶縁をとる必要があり、回路構成が複雑になるとい う問題がある。
【0006】 本考案は上記の点に鑑みてなされたものでその目的は、安価で簡単な回路構成 で背反する2つのスイッチの操作状態を表す信号を得ることができる入力回路を 提供することにある。
【0007】
本考案は互いに背反する状態に操作される第1、第2スイッチの操作状態を表 す信号を発する入力回路において、正負直流電源母線間に第1抵抗および第1ス イッチを直列接続し、前記第1抵抗および第1スイッチの共通接続点と負極電源 母線の間に光電変換器の発光素子および第2スイッチを直列接続し、前記発光素 子および第2スイッチの共通接続点と負極電源母線の間に光電変換器の第1受光 素子を接続し、正負直流電源母線間に第2抵抗および光電変換器の第2受光素子 を直列接続し、前記第2抵抗および第2受光素子の共通接続点の電気信号を外部 へ導出するように構成したことを特徴としている。
【0008】
いま第1スイッチがオフ状態にあり、第2スイッチをオン操作したとすると、 正極電源母線から第1抵抗および光電変換器の発光ダイオードおよび第2スイッ チを介して負極電源母線へ電流が流れる。このため発光ダイオードが発光すると ともに第1、第2受光素子がオンとなる。このように第2受光素子がオンするこ とにより、第2抵抗と第2受光素子の共通接続点の電気信号はローレベルとなり 、第2スイッチをオン操作したことを表す信号として外部へ導出される。ここで 前記第2スイッチの接点が復帰して開路状態になるか、又はオン操作後に開路さ せたとしても、このとき正極電源母線から第1抵抗、発光ダイオードおよび第1 受光素子を介して負極電源母線側へも電流が流れるので、発光ダイオードの発光 および第1、第2受光素子のオンは維持される。このため前記第2スイッチをオ ン操作したことを表すローレベル信号は継続して外部へ導出される。
【0009】 次に第1スイッチをオン操作すると正極電源母線から第1抵抗および第1スイ ッチを介して負極電源母線へ電流が流れる。すると前記発光ダイオードには電流 が流れなくなり第1、第2受光素子はオフ状態となる。このため第2抵抗および 第2受光素子の共通接続点電位は正極電源母線の電圧によりハイレベルに反転し 、第1スイッチをオン操作したことを表す信号として外部へ導出される。
【0010】
以下図面を参照しながら本考案の一実施例を説明する。図1は本考案による非 絶縁型入力回路の一例である。図1において、正電源P1と接地間には抵抗1お よび押しボタンスイッチ(第1スイッチ)2が直列に接続されている。抵抗1お よび押しボタンスイッチ2の共通接続点3は、フォトMOSFET4の発光ダイ オード4aのアノード、カソードおよび押しボタンスイッチ(第2スイッチ)5 を介して接地されている。前記発光ダイオード4aおよび押しボタンスイッチ5 の共通接続点6は、前記フォトMOSFET4のFET(第1受光素子)4bの ドレインに接続されている。正電源P2は抵抗7を介して前記フォトMOSFE T4のFET(第2受光素子)4cのドレインに接続されている。前記FET4 b、4cのソースはともに接地されている。抵抗7およびFET4cの共通接続 点8の信号はCPU(図示省略)の入力ポートへ導かれる。
【0011】 上記のように構成された回路において、いま押しボタンスイッチ2がオフ状態 にあり押しボタンスイッチ5をオン操作したとすると、正電源P1から抵抗1お よびフォトMOSFET4の発光ダイオード4aおよび押しボタンスイッチ5を 介して接地側へ電流が流れる。このため発光ダイオード4aが発光するとともに FET4b,4cがオンとなる。このようにFET4cがオンすることにより、 抵抗7とFET4cの共通接続点8の電気信号はローレベルとなり、押しボタン スイッチ5をオン操作したことを表す信号としてCPUの入力ポートへ導出され る。ここで前記押しボタンスイッチ5の接点が復帰して開路状態になるか、又は オン操作後に開路させたとしても、このとき正電源P1から抵抗1、発光ダイオ ード4aおよびFET4bを介して接地側へ電流が流れるので、発光ダイオード 4aの発光およびFET4b,4cのオンは維持される。このため前記押しボタ ンスイッチ5をオン操作したことを表すローレベル信号は継続して入力ポートへ 導出される。
【0012】 次に押しボタンスイッチ2をオン操作すると正電源P1から抵抗1および押し ボタンスイッチ2を介して接地側へ電流が流れる。すると前記発光ダイオード4 aには電流が流れなくなりFET4b,4cはオフ状態となる。このため抵抗7 およびFET4cの共通接続点8の電位は正電源P2の電圧によりハイレベルに 反転し、押しボタンスイッチ2をオン操作したことを表す信号として入力ポート へ導出される。
【0013】 また本考案では、回路構成を図2のような絶縁型で構成することもできる。図 2において図1と同一部分は同一符号を以て示しその説明は省略する。図2では 前記フォトMOSFET4の代わりに2個のフォトカプラ14、24を用いてい る。前記共通接続点3はフォトカプラ14の発光ダイオード14aのアノード、 カソードおよびフォトカプラ24の発光ダイオード24aのアノード、カソード を介して前記押しボタンスイッチ5に接続されている。前記発光ダイオード24 aおよび押しボタンスイッチ5の共通接続点16はフォトトランジスタ(第1受 光素子)24bのコレクタ、エミッタを介して負極母線Nに接続されている。正 電源PXは抵抗7および前記フォトカプラ14のフォトトランジスタ14bのコ レクタ、エミッタを介して接地されている。抵抗7およびフォトトランジスタ1 4bの共通接続点18の信号はCPU(図示省略)の入力ポートへ導かれる。
【0014】 上記のように構成された回路において、いま押しボタンスイッチ2がオフ状態 にあり、押しボタンスイッチ5をオン操作したとすると、正電源Pから抵抗1お よびフォトカプラ14,24の発光ダイオード14a,24aおよび押しボタン スイッチ5を介して負極母線Nへ電流が流れる。このため発光ダイオード14a ,24aが発光するとともにフォトトランジスタ14b,24bがオンとなる。 このようにフォトトランジスタ14bがオンすることにより、抵抗7とフォトト ランジスタ14bの共通接続点18の電気信号はローレベルとなり、押しボタン スイッチ5をオン操作したことを表す信号としてCPUの入力ポートへ導出され る。ここで前記押しボタンスイッチ5の接点が復帰して開路状態になるか、又は オン操作後に開路させたとしても、このとき正電源Pから抵抗1、発光ダイオー ド14a,24aおよびフォトトランジスタ24bを介して負極母線Nへ電流が 流れるので、発光ダイオード14a,24aの発光およびフォトトランジスタ1 4b,24bのオンは維持される。このため前記押しボタンスイッチ5をオン操 作したことを表すローレベル信号は継続して入力ポートへ導出される。
【0015】 次に押しボタンスイッチ2をオン操作すると正電源Pから抵抗1および押しボ タンスイッチ2を介して負極母線Nへ電流が流れる。すると前記発光ダイオード 14a,24aには電流が流れなくなりフォトトランジスタ14b,24bはオ フ状態となる。このため抵抗7およびフォトトランジスタ14bの共通接続点1 8の電位は正電源PXの電圧によりハイレベルに反転し、押しボタンスイッチ2 をオン操作したことを表す信号として入力ポートへ導出される。
【0016】
以上のように本考案によれば一方のスイッチのオン操作時に光電変換器の発光 素子に流れる電流を、発光素子と一方のスイッチの共通接続点において分岐させ て受光素子にも流れるように構成したので、次のような優れた効果が得られる。
【0017】 (1)背反する2つのモメンタリスイッチの操作の状態を記録する入力回路を安 価に且つシンプルに構成することができる。
【0018】 (2)チャタリングの発生しない回路が得られる。
【0019】 (3)必要があれば電源を分離することができる。
【図1】本考案の一実施例を示す回路図。
【図2】本考案の他の実施例を示す回路図。
1,7…抵抗、2,5…押しボタンスイッチ、4…フォ
トMOSFET、4a,14a,24a…発光ダイオー
ド、4b,4c…FET、14b,24b…フォトトラ
ンジスタ。
トMOSFET、4a,14a,24a…発光ダイオー
ド、4b,4c…FET、14b,24b…フォトトラ
ンジスタ。
Claims (1)
- 【請求項1】 互いに背反する状態に操作される第1、
第2スイッチの操作状態を表す信号を発する入力回路に
おいて、 正負直流電源母線間に第1抵抗および第1スイッチを直
列接続し、前記第1抵抗および第1スイッチの共通接続
点と負極電源母線の間に光電変換器の発光素子および第
2スイッチを直列接続し、前記発光素子および第2スイ
ッチの共通接続点と負極電源母線の間に光電変換器の第
1受光素子を接続し、正負直流電源母線間に第2抵抗お
よび光電変換器の第2受光素子を直列接続し、前記第2
抵抗および第2受光素子の共通接続点の電気信号を外部
へ導出するように構成したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205891U JPH0553328U (ja) | 1991-12-11 | 1991-12-11 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205891U JPH0553328U (ja) | 1991-12-11 | 1991-12-11 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553328U true JPH0553328U (ja) | 1993-07-13 |
Family
ID=14317173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205891U Pending JPH0553328U (ja) | 1991-12-11 | 1991-12-11 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553328U (ja) |
-
1991
- 1991-12-11 JP JP10205891U patent/JPH0553328U/ja active Pending
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