JPH0553805A

JPH0553805A - 電子計算機

Info

Publication number: JPH0553805A
Application number: JP21764191A
Authority: JP
Inventors: Yoshio Masubuchi; 美生増渕
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-08-29
Filing date: 1991-08-29
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】本発明は、命令列を構成する各命令に、該命令
と並列に実行可能な命令数情報を付加するとともに、こ
の情報に基づいて命令の並列実行を制御することを特徴
としている。【構成】命令列を構成する命令を、これら命令の種類に
対応する演算部により同時実行可能にしたもので、各命
令に該命令と並列に実行可能な命令数情報を付加して、
これら命令を命令バッファ２３に複数保持し、これら保
持された複数の命令の先頭命令に付加された並列実行可
能命令数情報に基づいて並列実行の可能性を並列実行可
能性判定部２５で判定するとともに、上記命令バッファ
２３に保持された各命令の種類に対応する演算部を判定
し、この判定結果と上記並列実行可能性判定部２５の判
定結果により並列実行制御部２６にて上記複数の命令に
対する並列実行を制御するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令列を構成する各命
令を並列的に実行可能にした電子計算機に関する。

【０００２】

【従来の技術】一般に、電子計算機の命令列は、直列的
に逐一演算されることを前提にして構成されており、こ
のような命令列を演算するには、命令列より各命令を１
個づつ取り出しながら演算実行するようになっている。

【０００３】ところで、最近、このような命令系での処
理を高速化することが考えられており、その一例とし
て、パイプライン技術が導入されている。このパイプラ
イン技術は、命令の実行を複数の段に分解し、これら分
解された実行段を単位として、複数の命令を同時に演算
するようにしたものである。これにより、命令系の処理
のサイクルタイムを短縮することが可能となり、命令列
全体の処理時間を短縮して高速化を可能にしている。

【０００４】しかしながら、このようなパイプライン技
術を採用しても、実行を開始される命令は１サイクルあ
たり１個であり、これを越える命令実行の高速化は不可
能であった。

【０００５】これに対して、近年、命令単位で並列実行
を可能とする技術が導入されるようになっており、１サ
イクルあたりの実行命令数が１を越えることも可能にな
っている。

【０００６】このような技術の代表的なものとして、Ｖ
ＬＩＷ（ＶｅｒｙＬｏｎｇＩｎｓｔｒｕｃｔｉｏｎ
Ｗｏｒｄ）技術とスパースカラ技術が知られている。
ＶＬＩＷ技術は、あらかじめ定められた数の複数の命令
を１つの実行単位として定義し、計算機は、これらの複
数の命令を必ず同時に実行するようにしている。この場
合、計算機は、複数の命令が同時に実行可能であるか否
かを判定する必要がないので、制御が簡単にでき、少な
いハードウェアで実現でき、また、サイクルタイムを短
くすることも可能になる。

【０００７】しかしながら、このようなＶＬＩＷ技術で
は、処理の並列性をコンパイラまたは人手により判定
し、あらかじめ命令の割り当てを行っておかなければな
らず、また、命令の都合により定めらた数の命令を同時
に実行できない場合には、ＮＯＰ命令で埋めることによ
って定められた数を満足させる必要がある。

【０００８】図７に、命令列の一例を示し、このような
命令列を整数および論理命令演算部、メモリアクセス命
令演算部、分岐命令演算部の３つの演算部を有するＶＬ
ＩＷ型電子計算機で実行する場合、図８に示すような命
令列となり、上述したＮＯＰ命令が多数使用されてい
る。

【０００９】ところが、このようなＮＯＰ命令を多数使
用することは、メモリの使用効率が悪化し、特に、キャ
ッシュ・メモリを使用している計算機システムでは、キ
ャッシュ・メモリの記憶領域が不必要に浪費されて、ヒ
ット率が低くなるため計算機システム全体の性能低下を
きたす欠点がある。このことは、並列度の低い処理を行
う場合、命令の最適割当能力の低いコンパイラを用いる
場合、あるいは人手による最適化が十分でない場合など
に、傾向が著しくなり、計算機自体の持っている処理能
力が十分に発揮できなくなることがある。また、各命令
の定義がハードウェアに依存するようになっているた
め、異なるハードウェアで同一の命令列を実行すること
が困難であり、コンパチビリティが保ちにくい欠点もあ
った。例えば、図７に示した命令列を、整数命令演算
部、論理命令演算部、メモリアクセス命令演算部、分岐
命令演算部の４つの演算部を有するＶＬＩＷ型電子計算
機で実行しようとすると、その命令列は、図９に示すよ
うになり、上述した図７に示した命令列とまったく異な
るものとなり、これらの間でのコンパチビリティが成立
しないことからも明らかである。

【００１０】一方、スパースカラー技術は、従来と同様
の逐一実行を前提とした命令列を解釈しながら並列実行
の可能性を調べるハードウェアを備え、並列実行可能な
場合には、これら複数の命令を並列に実行するように制
御するものである。

【００１１】したがって、このようなスパースカラー技
術によれば、図７で述べた命令列をそのまま実行するこ
とが可能になり、命令列中に不必要なＮＯＰ命令が挿入
されることがないためＶＬＩＷ型電子計算機で問題とな
っている性能低下は起こらない。また、命令列は、逐次
実行を前提としたものであるから、並列実行を行わない
ハードウェアを含めて異なるハードウェアにより同一の
命令列が実行できるようになり、コンパチビリティの問
題を生じない。

【００１２】ところが、このようなスパースカラー技術
を採用したものは、並列実行可能性を調べるのに、各命
令に必要な演算器が競合するか否かを判定する他に、演
算で使用されるオペランドの間に存在関係がある可否か
を判定する必要があり、このため一般に、論理手段が複
雑になり、ハードウェアが増大し、コストが高くなる欠
点があった。また、複雑な論理手段を使用するためサイ
クルタイムを短縮することが困難になるとともに、性能
の向上を計る上での障害にもなっていた。

【００１３】

【発明が解決しようとする課題】このように従来のＶＬ
ＩＷ技術を採用したものは、命令列中にＮＯＰ命令が多
数使用されるため、メモリの使用効率が悪化し、計算機
としての処理能力を十分発揮できないとともに、異なる
ハードウェアで同一の命令列を実行することが困難であ
ることから、コンパチビリティが保ちにくい欠点があ
り、一方、スパースカラー技術を採用したものでは、並
列実行可能性を調べるための論理手段が複雑になること
から、ハードウェアが増大し、コストが高くなり、さら
に、サイクルタイムを短縮することが困難で、計算機の
性能向上を計ることが難しい欠点があった。

【００１４】本発明は、上記事情に鑑みてなされたもの
で、メモリの使用効率を高めることができるとともに、
命令列のコンパチビリティを保つこともでき、加えてハ
ードウェアの小形化をも可能にした電子計算機を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】本発明の電子計算機は、
命令列を構成する命令を、これら命令の種類に対応する
演算手段により同時実行可能にしたものであって、各命
令に該命令と並列に実行可能な命令数情報を付加し、こ
れら命令を複数保持する命令列保持手段、この命令列保
持手段に保持された複数の命令のうち先頭命令に付加さ
れた並列実行可能命令数情報に基づいて並列実行の可能
性を判定する並列実行可能性判定手段、命令列保持手段
に保持された各命令の種類に対応する演算手段を判定す
るとともに、これら判定結果と上記並列実行可能性判定
手段の判定結果より上記複数の命令に対する並列実行を
制御する並列実行制御手段により構成している。

【００１６】

【作用】この結果、本発明によれば命令列を構成する各
命令に該命令と並列に実行可能な命令数情報を付加し、
この情報に基づいて並列実行の可能性を判定するととも
に、この判定結果により命令の並列実行を制御するよう
にできるので、命令列中に並列実行を可能にするための
不必要な命令を挿入するのを不要にできる。しかも、Ｖ
ＬＩＷ型電子計算機の場合で演算部の数が変更される場
合も、命令列の変更を行うことなく対処でき、命令列の
コンパチビリティの維持も確保可能となる。さらに、各
命令に付加される実行可能命令数情報により命令の並列
実行可能性が調べられるようになることで、オペランド
の依存関係から命令の並列実行可能性を調べるためのハ
ードウェアなどを不必要なものにすることもできる。

【００１７】

【実施例】以下、本発明の一実施例を図面にしたがい説
明する。

【００１８】まず、図１は同実施例の電子計算機に用い
られる命令語の構成を示すもので、この命令語は、命令
の種類を表すオペレーションコードＯＰを保持するビッ
トフィールド１１、並列実行可能な命令数ｎを保持する
ビットフィールド１２および命令のオペランドＯＰＲ情
報を保持するビットフィールド１３からなっている。

【００１９】ここで、ビットフィールド１１、１３に保
持されるオペレーションコードＯＰおよびオペランドＯ
ＰＲは、従来から周知のものであり、ここでは詳述しな
い。また、ビットフィールド１２に保持される並列実行
可能な命令数ｎは、所定ビット数から構成されるが、こ
の場合のビットフィールド１２の幅、並列実行可能命令
数を表すビット並びの定義は、さまざまな形で用いるこ
とができる。

【００２０】そして、このように構成される命令語を用
いて上述した図７に示す命令列を表すと、図２に示すよ
うになる。この場合、各命令に対する並列実行可能命令
数は、（）内の数字で示されている。次に、図３は、
このような命令語を使用する並列演算型の電子計算機の
概略的構成を示している。

【００２１】この場合、電子計算機は、命令語を解読す
る命令解読部２１と、整数および論理命令演算部２２
１、メモリアクセス命令演算部２２２および分岐命令演
算部２２３を有する演算部２２から構成されている。こ
こで、演算部２２は、それぞれの演算部２２１、２２
２、２２３を同時に並列演算できるようにしている。す
なわち並列数Ｎ＝３としている。

【００２２】命令解読部２１は、図４に示すように構成
している。図において、２３は命令バッファで、この命
令バッファ２３は、図示しないメモリから読み出される
命令語２４を保持するようにしている。この場合、命令
語２４は、上述した図１に示した構成のもので、命令バ
ッファ２３には、同時に３つの命令語２４を保持できる
ようにしている。

【００２３】そして、命令バッファ２３に保持された各
命令語２４のうち先頭の命令語２４のビットフィールド
１２の並列実行可能命令数ｎは、並列実行可能性判定部
２５に送られ、各命令語２４のビットフィールド１１の
オペレーションコードＯＰは、並列実行制御部２６に送
られる。ここで、並列実行可能性判定部２５は、先頭の
命令語２４のビットフィールド１２より並列実行可能な
命令数ｎを解読し、この命令語２４に続く第２番目の命
令語２４が並列実行可能であれば信号線２７１を“１”
とし、さらにこれに続く第３番目の命令語２４も並列実
行可能であれば信号線２７２も“１”とする。なお、先
頭の命令語２４および第２番目の命令語２４が並列実行
可能でない場合は、信号線２７１および２７２をともに
“０”とする。

【００２４】また、並列実行制御部２６は、命令バッフ
ァ２３の各命令語２４のビットフィールド１１より命令
の種類を表すオペレーションコードＯＰを解読し、各命
令で使用される上述の演算部２２１、２２２、２２３が
競合するか否かを判定するとともに、上記並列実行可能
性判定部２５の信号線２７１、２７２の状態に基づいて
実際に命令を並列実行するか否かを指示するようにして
いる。そして、先頭の命令語２４に対する第２番目およ
び第３番目の命令語２４の並列実行の指示内容は、信号
線２８１、２８２より出力するようにしている。図５は
並列実行可能判定部２５の構成例を示す図で、ここで
は、並列実行可能命令数を表すビットフィールド１２の
幅を３ビットとした場合を示している。

【００２５】この場合、ビットフィールド１２の３ビッ
トの並列実行可能命令数ｎを格納する命令数格納部２５
１とオア回路２５２、２５３から構成され、命令数格納
部２５１の（ｎ₀₀、ｎ₀₁、ｎ₀₂）の値が（０００）の時
に並列実行可能命令数“０”で、信号線２７１および２
７２がともに“０”、（００１）の時に並列実行可能命
令数“１”で、信号線２７１のみが“１”、（０１０）
の時に並列実行可能命令数“２”で、信号線２７１、２
７２がともに“１”となるようにしている。ここでの
（ｎ₀₀、ｎ₀₁、ｎ₀₂）の値と並列実行可能命令数の定義
は、何等の制限がなく、種々変形可能である。また、ビ
ットフールド１２の幅も３ビットに限らず自由に定義で
きることは勿論である。

【００２６】次に、図６は並列実行制御部２６の構成例
を示したものである。この場合、図３に示す各命令語２
４のビットフィールド１１のオペレーションコードＯＰ
より命令の種類を解読するとともに、この解読結果より
演算部コードを出力するオペレーションコードデコード
回路２６１、２６２、２６３、これらオペレーションコ
ードデコード回路２６１、２６２、２６３の出力を２６
１と２６２、２６１と２６３、２６２と２６３の各組み
合わせで比較する比較器２６４、２６５、２６６、イン
バータ２６７、２６８、２６９およびアンド回路２６
０、２７０から構成されている。次に、以上のように構
成した実施例の動作を説明する。

【００２７】まず、図２に示した命令列のある部分、例
えば（５）〜（７）の命令を処理する場合を説明する
と、この場合、図４に示す命令解読部２１の命令バッフ
ァ２３には、（５） … ａｄｄｕｒ７、ｒ３、ｒ８（２）（６） … ｓｔｒ２４、ｒ６［ｒ２２］（１）（７） … ｂｒｒ２５（０）

【００２８】の各命令語が格納される。この場合、ａｄ
ｄｕ命令は、整数および論理命令演算部２２１で演算さ
れ、ｓｔ命令はメモリアクセス命令演算部２２２で演算
され、ｂｒ命令は分岐命令演算部２２３で演算されるも
のとする。

【００２９】ここで、ａｄｄｕ命令の並列実行可能命令
数は、（２）であるからビットフィールド１２の３ビッ
トの並列実行可能命令数ｎを格納する命令数格納部２５
１の（ｎ₀₀、ｎ₀₁、ｎ₀₂）の値は、（０１０）となって
おり、信号線２７１および２７２はともに“１”を出力
する。これは最初の命令ａｄｄｕに続く、２つの命令ｓ
ｔ、ｂｒがともに並列実行可能であることを示してい
る。この場合、並列実行可能命令数が（２）であって
（並列数Ｎ−１）以下に相当するので、この時の並列実
行可能命令数（２）の命令が並列実行可能であると判定
される。

【００３０】一方、各命令ａｄｄｕ、ｓｔ、ｂｒに相当
する命令語の各ビットフィールド１１のオペレーション
コードＯＰは、オペレーションコードデコード回路２６
１、２６２、２６３に送られ、ここで、演算部コードに
デコードされ、比較器２６４、２６５、２６６に送られ
る。この場合、オペレーションコードデコード回路２６
１には、整数および論理命令演算部２２１を示すコー
ド、オペレーションコードデコード回路２６２には、メ
モリアクセス命令演算部２２２を示すコード、オペレー
ションコードデコード回路２６３には、分岐命令演算部
２２３を示すコードがそれぞれ出力される。これによ
り、オペレーションコードデコード回路２６１、２６
２、２６３の出力を２６１と２６２、２６１と２６３、
２６２と２６３の各組み合わせで比較する比較器２６
４、２６５、２６６の出力は、すべて０となる。これ
により、インバータ２６７、２６８、２６９を介してア
ンド回路２６０、２７０に１出力が与えられ、同時に並
列実行可能判定部２５の信号線２７１、２７２の１出力
がアンド回路２６０、２７０に与えられるので、これら
アンド回路２６０、２７０の出力は、ともに１となり、
ａｄｄｕ命令とともに、ｓｔ命令およびｂｒ命令が並列
に実行可能になるような指示が出力されることになる。

【００３１】次に、図２に示した命令列の最初の部分で
ある、（１）〜（３）の命令を処理する場合を説明す
る。この場合、図４に示す命令解読部２１の命令バッフ
ァ２３には（１） … ｓｔｒ２５、ｒ２［ｒ８］（４）（２） … ｓｕｂｒ８、ｒ２５、２００（３）（３） … ｏｒｒ２４、ｒ０、ｒ２（３）

【００３２】の各命令語が格納される。この場合、ｓｔ
命令は、メモリアクセス命令演算部２２２で演算され、
ｓｕｂ命令およびｏｒ命令は整数および論理命令演算部
２２１で演算されるものとする。

【００３３】ここで、ｓｔ命令の並列実行可能命令数
は、（４）であるから、ビットフィールド１２の３ビッ
トの並列実行可能命令数ｎを格納する命令数格納部２５
１の（ｎ₀₀、ｎ₀₁、ｎ₀₂）の値は、（１００）となって
おり、信号線２７１および２７２はともに“１”を出力
する。これは最初の命令ｓｔに続く、２つの命令ｓｕ
ｂ、ｏｒがともに並列に実行可能であることを示してい
る。この場合、並列実行可能命令数が（４）であって
（並列数Ｎ−１）より大きいので、この時の（Ｎ−１）
個の命令が並列実行可能であると判定される。

【００３４】一方、各命令ｓｔ、ｓｕｂ、ｏｒに相当す
る命令語の各ビットフィールド１１のオペレーションコ
ードＯＰは、それぞれオペレーションコードデコード回
路２６１、２６２、２６３に送られ、ここで、演算部コ
ードにデコードされ、比較器２６４、２６５、２６６に
送られる。この場合、オペレーションコードデコード回
路２６１には、メモリアクセス命令演算部２２２を示す
コード、オペレーションコードデコード回路２６２に
は、整数および論理命令演算部２２１を示すコード、オ
ペレーションコードデコード回路２６３にも、整数およ
び論理命令演算部２２１を示すコードが出力されてい
る。これにより、オペレーションコードデコード回路２
６１、２６２、２６３の出力を２６１と２６２、２６１
と２６３、２６２と２６３の各組み合わせで比較する比
較器２６４、２６５、２６６の出力は、オペレーション
コードデコード回路２６２と２６３がともに整数および
論理命令演算部２２１を示すコードとなっていることか
ら、比較器２６６の出力が１となり、オペレーションコ
ードデコード回路２６１がメモリアクセス命令演算部２
２２を示すコードとなるので、比較器２６４および２６
５の出力は０となる。

【００３５】これにより、インバータ２６７を介してア
ンド回路２６０に１出力が与えられ、同時に並列実行可
能判定部２５の信号線２７１の１出力がアンド回路２６
０に与えられるので、アンド回路２６０の出力は、１と
なり、ｓｕｂ命令とｓｔ命令が並列に実行可能になるよ
うな指示が出力される。しかしながら、インバータ２６
８を介してアンド回路２６１に１出力が与えられるが、
インバータ２７０を介して同アンド回路２７０に０出力
が与えられるので、アンド回路２６０の出力は、０とな
り、ｏｒ命令は実行されない指示が出力されることにな
る。

【００３６】したがって、このようにすれば各命令に付
加される並列実行可能命令数の情報に基づいて命令の並
列実行を制御するようにできるので、ＮＯＰ命令を多数
使用する従来のＶＬＩＷ型電子計算機に比べ、メモリの
使用効率を飛躍的に高めることができ、特に、キャッシ
ュ・メモリを使用しているものについては、キャッシュ
・メモリの記憶領域が不要な浪費をなくすことができ、
計算機の性能低下を防止することができる。また、これ
は命令列を実行する演算部の数が変更される場合でも、
命令列の変更を行うことなく同一の命令列を実行するこ
とが可能になり、命令列のコンパチビリティの維持も確
保可能となる。さらに、各命令に付加される実行可能命
令数情報により命令の並列実行可能性が調べられること
から、従来のスパースカラー技術を採用したものに用い
られるオペランドの依存関係から命令の並列実行可能性
を調べるためのハードウェアを不必要にできるので、ハ
ードウェアの小形化が可能となり、コスト的に安価にな
り、さらに、サイクルタイムを短縮することも可能にで
きる。

【００３７】また、この実施例によれば、実際に並列実
行し得る数を越えた数が命令語中に指定されていても、
その動作は何等支障なく実行できるので、並列実行可能
命令数としては、その命令列が実際に処理される電子計
算機の構成とは独立に、命令語のビットフィールドの許
すかぎり大きな値を設定することができる。

【００３８】なお、本発明は、上記実施例にのみ限定さ
れず、要旨を変更しない範囲で適宜変形して実施でき
る。例えば、上述した実施例では、並列実行可能な演算
部の数を３としたが、その数は３以外であっても上述し
たと同様に実施できる。

【００３９】

【発明の効果】本発明の電子計算機によれば、命令列を
構成する各命令に該命令と並列に実行可能な命令数情報
を付加し、この情報に基づいて並列実行の可能性を判定
するとともに、この判定結果により命令の並列実行を制
御するようにできるので、命令列中に並列実行を可能に
するための不必要なＮＯＰ命令を挿入することがなくな
り、メモリの使用効率が飛躍的に向上し、計算機として
の処理能力を十分発揮することができるようになる。ま
た、ＶＬＩＷ型電子計算機の場合で演算部の数が変更さ
れる場合でも、命令列の変更を行うことなく同一の命令
列を実行することが可能になるので、命令列のコンパチ
ビリティの維持も確保可能となる。さらに、各命令に付
加される実行可能命令数情報により命令の並列実行可能
性が調べられるようになることで、オペランドの依存関
係から命令の並列実行可能性を調べるためのハードウェ
アなどを不必要なものにすることもできるので、ハード
ウェアの小形化が可能となり、コスト的に安価になり、
さらに、サイクルタイムを短縮することも可能になっ
て、計算機の性能向上を計ることもできる。

【図面の簡単な説明】

【図１】本発明の一実施例に用いられる命令語を示す構
成図。

【図２】同命令語を用いた命令列の一例を示す図。

【図３】本発明の電子計算機の一実施例を示す概略的構
成図。

【図４】同実施例に用いられる命令解読部を示す概略的
構成図。

【図５】同実施例の命令解読部の並列実行可能性判定部
を示す構成図。

【図６】同実施例の命令解読部の並列実行制御部を示す
構成図。

【図７】従来の命令列の一例を示す図。

【図８】従来のＶＬＩＷ型計算機に用いられる命令列の
一例を示す図。

【図９】従来のＶＬＩＷ型計算機に用いられる命令列の
他の例を示す図。

【符号の説明】１１、１２、１３…ビットフィールド、２１…命令解読
部、２２…演算部、２２１…整数および論理命令演算
部、２２２…メモリアクセス命令演算部、２２３…分岐
命令演算部、２３…命令バッファ、２４…命令語、２５
…並列実行可能性判定部、２５１…命令数格納部、２５
２、２５３…オア回路、２６…並列実行制御部、２６
１、２６２、２６３…オペレーションコードデコード回
路、２６４、２６５、２６６…比較器、２６７、２６
８、２６９…インバータ、２７１、２７２、２８１、２
８２…信号線。

Claims

【特許請求の範囲】

【請求項１】命令列を構成する命令をこれら命令の種類
に対応する演算手段により同時実行可能にした電子計算
機において、上記各命令に該命令と並列に実行可能な命令数情報を付
加しこれら命令を複数保持する命令列保持手段と、この命令列保持手段に保持された複数の命令のうち先頭
命令に付加された並列実行可能命令数情報に基づいて並
列実行の可能性を判定する並列実行可能性判定手段と、上記命令列保持手段に保持された各命令の種類に対応す
る演算手段を判定するとともにこれら判定結果と上記並
列実行可能性判定手段の判定結果より上記複数の命令に
対する並列実行を制御する並列実行制御手段とを具備し
たことを特徴とする電子計算機。