JPH0553808A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0553808A JPH0553808A JP3242758A JP24275891A JPH0553808A JP H0553808 A JPH0553808 A JP H0553808A JP 3242758 A JP3242758 A JP 3242758A JP 24275891 A JP24275891 A JP 24275891A JP H0553808 A JPH0553808 A JP H0553808A
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- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 229940037003 alum Drugs 0.000 description 2
- 230000010485 coping Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
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- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【構成】 この装置は、入力した命令の全命令コードＣ
１〜Ｃｎの格納に必要なディスクリプタ数ｎを指定する
ディスクリプタ数レジスタ１１を備えている。そして、
ディスクリプタ数レジスタ１１の指示するディスクリプ
タ数を超える余剰のＡＬＵがある場合、これを無効に
し、ディスクリプタ数が不足する場合には、全命令コー
ドを複数に分割して、ＡＬＵを複数回使用して処理す
る。 【効果】 任意の命令コード数の命令が入力しても、そ
の処理を誤りなく実行することができる。
１〜Ｃｎの格納に必要なディスクリプタ数ｎを指定する
ディスクリプタ数レジスタ１１を備えている。そして、
ディスクリプタ数レジスタ１１の指示するディスクリプ
タ数を超える余剰のＡＬＵがある場合、これを無効に
し、ディスクリプタ数が不足する場合には、全命令コー
ドを複数に分割して、ＡＬＵを複数回使用して処理す
る。 【効果】 任意の命令コード数の命令が入力しても、そ
の処理を誤りなく実行することができる。
Description
【０００１】
【産業上の利用分野】本発明は複数のＡＬＵ（論理演算
ユニット）を用いて高速演算処理を行う演算処理装置に
関する。
ユニット）を用いて高速演算処理を行う演算処理装置に
関する。
【０００２】
【従来の技術】一般のマイクロプロセッサにはＡＬＵが
１個設けられ、このＡＬＵは、入力する命令を解読し、
指定されたレジスタに格納されたデータに、その命令に
応じた演算処理を施して出力する、といった動作を行
う。しかしながら、例えばＶＬＩＷ（Very long instru
ction word）アーキテクチャのデータ処理を行う演算処
理装置においては、複数のＡＬＵを設け複数の命令コー
ドから成る命令を各ＡＬＵで一挙に解読し、処理するも
のがある。図２に、このような従来の演算処理装置ブロ
ック図を示す。図２において、この装置にはそれぞれｎ
個の命令コードから構成される命令Ｍ１，Ｍ２…Ｍｓが
順に入力し、解読され処理される。これらの命令は、主
記憶装置等に格納される。その主記憶装置は、命令バス
１０に接続されている。また、この命令バス１０にはｎ
個のディスクリプタＤ１，Ｄ２…Ｄｎが接続されてい
る。そしてこれらのディスクリプタＤ１，Ｄ２…Ｄｎ
は、それぞれＡＬＵ１，ＡＬＵ２…ＡＬＵｎに接続され
ている。以上の構成の演算処理装置は、例えば命令Ｍ１
を構成する命令コードＣ１〜Ｃｎを、それぞれ１つずつ
ディスクリプタＤ１〜Ｄｎに格納し、これに接続された
対応するＡＬＵ１〜ＡＬＵｎによって命令コードを解読
し演算処理を実行する。このような構成によれば、同一
時間で複雑な演算処理を高速に行うことができる。
１個設けられ、このＡＬＵは、入力する命令を解読し、
指定されたレジスタに格納されたデータに、その命令に
応じた演算処理を施して出力する、といった動作を行
う。しかしながら、例えばＶＬＩＷ（Very long instru
ction word）アーキテクチャのデータ処理を行う演算処
理装置においては、複数のＡＬＵを設け複数の命令コー
ドから成る命令を各ＡＬＵで一挙に解読し、処理するも
のがある。図２に、このような従来の演算処理装置ブロ
ック図を示す。図２において、この装置にはそれぞれｎ
個の命令コードから構成される命令Ｍ１，Ｍ２…Ｍｓが
順に入力し、解読され処理される。これらの命令は、主
記憶装置等に格納される。その主記憶装置は、命令バス
１０に接続されている。また、この命令バス１０にはｎ
個のディスクリプタＤ１，Ｄ２…Ｄｎが接続されてい
る。そしてこれらのディスクリプタＤ１，Ｄ２…Ｄｎ
は、それぞれＡＬＵ１，ＡＬＵ２…ＡＬＵｎに接続され
ている。以上の構成の演算処理装置は、例えば命令Ｍ１
を構成する命令コードＣ１〜Ｃｎを、それぞれ１つずつ
ディスクリプタＤ１〜Ｄｎに格納し、これに接続された
対応するＡＬＵ１〜ＡＬＵｎによって命令コードを解読
し演算処理を実行する。このような構成によれば、同一
時間で複雑な演算処理を高速に行うことができる。
【０００３】
【発明が解決しようとする課題】ところで、この種の演
算処理装置は、上記ディスクリプタ数を増加させ、一度
に解読できる命令コードを増加すればそれだけ性能が向
上する。従って、命令コードの互換性をを保ちながら次
第にディスクリプタ数を増加させ、その性能向上を図っ
てきた。従って、実際にはディスクリプタ数が様々な演
算処理装置が実用化されている。しかしながら、上記の
ような構成の演算処理装置では、ディスクリプタ数の少
ない演算処理装置で使用されている命令を、そのままデ
ィスクリプタ数の多い演算処理装置に入力しても、命令
長の不整合により適切な演算処理を実行することができ
ない。そこで予めディスクリプタ数を合わせるために、
命令コードに新たな命令コードをつなぎ合わせる等の前
処理が必要であった。また逆に、ディスクリプタ数の多
い演算処理装置で使用されていた命令が、ディスクリプ
タ数の少ない演算処理装置に入力した場合には、処理が
不可能で、実用上の互換性がないという問題があった。
本発明は以上の点に着目してなされたもので、ディスク
リプタ数の多い演算処理装置もディスクリプタ数の少な
い演算処理装置も、入力する命令の構成にかかわらず柔
軟に対処し得る演算処理装置を提供することを目的とす
るものである。
算処理装置は、上記ディスクリプタ数を増加させ、一度
に解読できる命令コードを増加すればそれだけ性能が向
上する。従って、命令コードの互換性をを保ちながら次
第にディスクリプタ数を増加させ、その性能向上を図っ
てきた。従って、実際にはディスクリプタ数が様々な演
算処理装置が実用化されている。しかしながら、上記の
ような構成の演算処理装置では、ディスクリプタ数の少
ない演算処理装置で使用されている命令を、そのままデ
ィスクリプタ数の多い演算処理装置に入力しても、命令
長の不整合により適切な演算処理を実行することができ
ない。そこで予めディスクリプタ数を合わせるために、
命令コードに新たな命令コードをつなぎ合わせる等の前
処理が必要であった。また逆に、ディスクリプタ数の多
い演算処理装置で使用されていた命令が、ディスクリプ
タ数の少ない演算処理装置に入力した場合には、処理が
不可能で、実用上の互換性がないという問題があった。
本発明は以上の点に着目してなされたもので、ディスク
リプタ数の多い演算処理装置もディスクリプタ数の少な
い演算処理装置も、入力する命令の構成にかかわらず柔
軟に対処し得る演算処理装置を提供することを目的とす
るものである。
【０００４】
【課題を解決するための手段】本発明の第１発明は、複
数のＡＬＵと、前記ＡＬＵの処理すべき命令を格納する
複数のディスクリプタと、入力する前記命令が複数の命
令コードから構成され、一の命令コードを一のディスク
リプタに格納するものとしたとき、全命令コードの格納
に必要なディスクリプタ数を指定するディスクリプタレ
ジスタと、前記命令コードを処理するＡＬＵを特定する
とともに、前記ディスクリプタレジスタの指示するディ
スクリプタ数を越える余剰のＡＬＵの出力を無効にする
ことを特徴とする演算処理装置である。本発明の第２発
明は、複数のＡＬＵと、前記ＡＬＵの処理すべき命令を
格納する複数のディスクリプタと、入力する前記命令が
複数の命令コードから構成され、一の命令コードを一の
ディスクリプタに格納するものとしたとき、全命令コー
ドの格納に必要なディスクリプタ数を指定するディスク
リプタレジスタと、前記全命令コードを複数に分割し
て、前記ディスクリプタレジスタの指示するディスクリ
プタ数の命令コードを、前記ＡＬＵを複数回使用して処
理することを特徴とする演算処理装置である。
数のＡＬＵと、前記ＡＬＵの処理すべき命令を格納する
複数のディスクリプタと、入力する前記命令が複数の命
令コードから構成され、一の命令コードを一のディスク
リプタに格納するものとしたとき、全命令コードの格納
に必要なディスクリプタ数を指定するディスクリプタレ
ジスタと、前記命令コードを処理するＡＬＵを特定する
とともに、前記ディスクリプタレジスタの指示するディ
スクリプタ数を越える余剰のＡＬＵの出力を無効にする
ことを特徴とする演算処理装置である。本発明の第２発
明は、複数のＡＬＵと、前記ＡＬＵの処理すべき命令を
格納する複数のディスクリプタと、入力する前記命令が
複数の命令コードから構成され、一の命令コードを一の
ディスクリプタに格納するものとしたとき、全命令コー
ドの格納に必要なディスクリプタ数を指定するディスク
リプタレジスタと、前記全命令コードを複数に分割し
て、前記ディスクリプタレジスタの指示するディスクリ
プタ数の命令コードを、前記ＡＬＵを複数回使用して処
理することを特徴とする演算処理装置である。
【０００５】
【作用】この装置は、入力した命令の全命令コードの格
納に必要なディスクリプタ数を指定するディスクリプタ
数レジスタ１１を備えている。そしてディスクリプタ数
レジスタ１１の指示するディスクリプタ数を超える余剰
のＡＬＵがある場合、これを無効にし、ディスクリプタ
数が不足する場合には、全命令コードを複数に分割し
て、ＡＬＵを複数回使用して処理する。これにより、任
意の命令コード数の命令が入力してもその処理を誤りな
く実行することができる。
納に必要なディスクリプタ数を指定するディスクリプタ
数レジスタ１１を備えている。そしてディスクリプタ数
レジスタ１１の指示するディスクリプタ数を超える余剰
のＡＬＵがある場合、これを無効にし、ディスクリプタ
数が不足する場合には、全命令コードを複数に分割し
て、ＡＬＵを複数回使用して処理する。これにより、任
意の命令コード数の命令が入力してもその処理を誤りな
く実行することができる。
【０００６】
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の第１発明の演算処理装置実施
例を示すブロック図である。この装置は、命令コードＣ
１，Ｃ２…Ｃｎから成る命令Ｍ１〜Ｍｓを順に処理する
ものである。これらの命令は記憶装置に格納され、命令
バス１０を介して読み取られる。ここで、この命令バス
１０には、上記命令コードを一つずつ格納し、それぞれ
ｍ個のＡＬＵ１〜ＡＬＵｍに命令コードを供給するディ
スクリプタＤ１〜Ｄｍが備えられている。また、本発明
においては、命令バス１０にこの他に、ディスクリプタ
数レジスタ１１が接続されている。このディスクリプタ
数レジスタ１１は、各命令コードをそれぞれ一つのディ
スクリプタに格納するものとした時、命令Ｍ１〜Ｍｓを
構成する命令コードの格納に必要なディスクリプタ数を
指定するためのものである。図１の例では、例えば命令
Ｍ１はＣ１〜Ｃｎのｎ個の命令コードから構成されるた
め、ディスクリプタ数レジスタ１１には数値ｎが格納さ
れる。また、この実施例では、命令Ｍ１を構成する命令
コードＣ１〜Ｃｎの数ｎは、装置に設けられたディスク
リプタ数ｍよりも小さいとする。
明する。図１は、本発明の第１発明の演算処理装置実施
例を示すブロック図である。この装置は、命令コードＣ
１，Ｃ２…Ｃｎから成る命令Ｍ１〜Ｍｓを順に処理する
ものである。これらの命令は記憶装置に格納され、命令
バス１０を介して読み取られる。ここで、この命令バス
１０には、上記命令コードを一つずつ格納し、それぞれ
ｍ個のＡＬＵ１〜ＡＬＵｍに命令コードを供給するディ
スクリプタＤ１〜Ｄｍが備えられている。また、本発明
においては、命令バス１０にこの他に、ディスクリプタ
数レジスタ１１が接続されている。このディスクリプタ
数レジスタ１１は、各命令コードをそれぞれ一つのディ
スクリプタに格納するものとした時、命令Ｍ１〜Ｍｓを
構成する命令コードの格納に必要なディスクリプタ数を
指定するためのものである。図１の例では、例えば命令
Ｍ１はＣ１〜Ｃｎのｎ個の命令コードから構成されるた
め、ディスクリプタ数レジスタ１１には数値ｎが格納さ
れる。また、この実施例では、命令Ｍ１を構成する命令
コードＣ１〜Ｃｎの数ｎは、装置に設けられたディスク
リプタ数ｍよりも小さいとする。
【０００７】上記のような装置においては、まず、ｎ個
の命令コードから成る命令Ｍ１を処理する前に、ディス
クリプタ数レジスタ１１に数値ｎを格納しておく。そし
て、そのディスクリプタ数ｎの格納により、装置に設け
られたディスクリプタＤ１〜Ｄｍ及びこれに接続される
ＡＬＵ１〜ＡＬＵｍのうち、ディスクリプタＤ１〜Ｄｎ
とＡＬＵ１〜ＡＬＵｎのみを有効に動作させる構成とす
る。即ち、ｎ個以上のディスクリプタについてはその内
容が無効となり、また、これに接続されたＡＬＵの出力
も無効となる。このような構成は、具体的には、例えば
不要なディスクリプタについて、その書込みストローブ
信号を書込み不可の状態に固定しておくことで実現でき
る。ディスクリプタ数レジスタ１１からはそのような制
御信号が所定のディスクリプタに供給されるものとす
る。なお、変形例としては、不要なＡＬＵのディスクリ
プタに演算処理をしないという命令を格納するようにし
てもよい。この場合には、この種の命令を生成し、格納
するといった処理が必要となる。
の命令コードから成る命令Ｍ１を処理する前に、ディス
クリプタ数レジスタ１１に数値ｎを格納しておく。そし
て、そのディスクリプタ数ｎの格納により、装置に設け
られたディスクリプタＤ１〜Ｄｍ及びこれに接続される
ＡＬＵ１〜ＡＬＵｍのうち、ディスクリプタＤ１〜Ｄｎ
とＡＬＵ１〜ＡＬＵｎのみを有効に動作させる構成とす
る。即ち、ｎ個以上のディスクリプタについてはその内
容が無効となり、また、これに接続されたＡＬＵの出力
も無効となる。このような構成は、具体的には、例えば
不要なディスクリプタについて、その書込みストローブ
信号を書込み不可の状態に固定しておくことで実現でき
る。ディスクリプタ数レジスタ１１からはそのような制
御信号が所定のディスクリプタに供給されるものとす
る。なお、変形例としては、不要なＡＬＵのディスクリ
プタに演算処理をしないという命令を格納するようにし
てもよい。この場合には、この種の命令を生成し、格納
するといった処理が必要となる。
【０００８】図３に本発明の第２発明の演算処理装置実
施例ブロック図を示す。図の装置の全体構成は、図１に
示したものとほぼ同様である。しかしながらここでは、
そのディスクリプタが命令Ｍ１を構成する命令コードＣ
１〜Ｃｎの数ｎよりも少ないｋ個とされている。このよ
うな場合においても、ディスクリプタ数レジスタ１１
に、命令を構成する命令コードの数ｎを格納しておき、
以下の処理を実行することによって演算処理が可能とな
る。図４に第２発明の動作説明図を示す。第２発明にお
いては、まず、ｎ個の命令コードのうち、初めのｋ個の
命令コードＣ１，Ｃ２…ＣｋをディスクリプタＤ１〜Ｄ
ｋに格納する。この状態を図４（ａ）に示す。このよう
な状態で１回目の演算処理を実行する。その演算処理結
果は図示しないメモリの所定のアドレスに書き込まれ
る。次にこの演算が終了すると、命令Ｍ１のｎ番目より
も後の命令コードが取り出され、これがディスクリプタ
に格納される。即ち、命令コードＣｋ＋１…Ｃｎがディ
スクリプタＤ１…Ｄｎ−ｋに格納される。なお、この場
合、ディスクリプタ数よりも命令コード数が少ない状態
となる。従って、第１発明で説明したように過剰のディ
スクリプタはその出力を無効にしておく。
施例ブロック図を示す。図の装置の全体構成は、図１に
示したものとほぼ同様である。しかしながらここでは、
そのディスクリプタが命令Ｍ１を構成する命令コードＣ
１〜Ｃｎの数ｎよりも少ないｋ個とされている。このよ
うな場合においても、ディスクリプタ数レジスタ１１
に、命令を構成する命令コードの数ｎを格納しておき、
以下の処理を実行することによって演算処理が可能とな
る。図４に第２発明の動作説明図を示す。第２発明にお
いては、まず、ｎ個の命令コードのうち、初めのｋ個の
命令コードＣ１，Ｃ２…ＣｋをディスクリプタＤ１〜Ｄ
ｋに格納する。この状態を図４（ａ）に示す。このよう
な状態で１回目の演算処理を実行する。その演算処理結
果は図示しないメモリの所定のアドレスに書き込まれ
る。次にこの演算が終了すると、命令Ｍ１のｎ番目より
も後の命令コードが取り出され、これがディスクリプタ
に格納される。即ち、命令コードＣｋ＋１…Ｃｎがディ
スクリプタＤ１…Ｄｎ−ｋに格納される。なお、この場
合、ディスクリプタ数よりも命令コード数が少ない状態
となる。従って、第１発明で説明したように過剰のディ
スクリプタはその出力を無効にしておく。
【０００９】こうして２回目の処理を行い、その出力を
所定のメモリに格納する。これらの処理が終了した段階
では、当初からｎ個のディスクリプタを備えた演算処理
装置を用いて処理した結果と同様の結果が得られる。従
って、第２発明によって、実際のディスクリプタ数より
も長い命令が入力した場合においても、これを円滑に処
理することができる。上記のような構成によれば、ＶＬ
ＩＷアーキテクチャのプロセッサについて、それぞれデ
ィスクリプタ数、即ちＡＬＵ数が異なる装置間で命令コ
ードの互換性を保ち、命令の構成を変更することなくそ
のまま必要な処理が実行できる。従って、例えばディス
クリプタ数の非常に多い高性能の装置によってディスク
リプタ数の少ない装置で使用されていた命令をそのまま
処理することができるし、高速処理を要求される場合に
は、従来通り、命令に含まれる命令コード数を増加さ
せ、所定の性能を発揮するようにすればよい。
所定のメモリに格納する。これらの処理が終了した段階
では、当初からｎ個のディスクリプタを備えた演算処理
装置を用いて処理した結果と同様の結果が得られる。従
って、第２発明によって、実際のディスクリプタ数より
も長い命令が入力した場合においても、これを円滑に処
理することができる。上記のような構成によれば、ＶＬ
ＩＷアーキテクチャのプロセッサについて、それぞれデ
ィスクリプタ数、即ちＡＬＵ数が異なる装置間で命令コ
ードの互換性を保ち、命令の構成を変更することなくそ
のまま必要な処理が実行できる。従って、例えばディス
クリプタ数の非常に多い高性能の装置によってディスク
リプタ数の少ない装置で使用されていた命令をそのまま
処理することができるし、高速処理を要求される場合に
は、従来通り、命令に含まれる命令コード数を増加さ
せ、所定の性能を発揮するようにすればよい。
【００１０】
【発明の効果】以上発明した本発明の演算処理装置は、
複数のＡＬＵを備えたＶＬＩＷアーキテクチャの処理装
置において、入力する命令の一の命令コードを一のディ
スクリプタに格納するものとした時、全命令コードの格
納に必要なディスクリプタ数を、予めディスクリプタ数
レジスタに格納し、ディスクリプタ数を超える余剰のＡ
ＬＵの出力を無効にし、あるいは、命令コードを複数に
分割し、ＡＬＵを複数回使用して処理を行うため、異な
る装置間での命令コードの互換性を保つことができる。
複数のＡＬＵを備えたＶＬＩＷアーキテクチャの処理装
置において、入力する命令の一の命令コードを一のディ
スクリプタに格納するものとした時、全命令コードの格
納に必要なディスクリプタ数を、予めディスクリプタ数
レジスタに格納し、ディスクリプタ数を超える余剰のＡ
ＬＵの出力を無効にし、あるいは、命令コードを複数に
分割し、ＡＬＵを複数回使用して処理を行うため、異な
る装置間での命令コードの互換性を保つことができる。
【図１】本発明の第１発明の演算処理装置実施例を示す
ブロック図である。
ブロック図である。
【図２】従来の演算処理装置を示すブロック図である。
【図３】本発明の第２発明の演算処理装置実施例を示す
ブロック図である。
ブロック図である。
【図４】本発明の第２発明の動作説明図である。
Ｃ１〜Ｃｎ 命令コード Ｄ１〜Ｄｎ ディスクリプタ １１ ディスクリプタ数レジスタ
Claims (2)
- 【請求項１】 複数のＡＬＵと、 前記ＡＬＵの処理すべき命令を格納する複数のディスク
リプタと、 入力する前記命令が複数の命令コードから構成され、一
の命令コードを一のディスクリプタに格納するものとし
たとき、全命令コードの格納に必要なディスクリプタ数
を指定するディスクリプタ数レジスタと、 前記命令コードを処理するＡＬＵを特定するとともに、
前記ディスクリプタ数レジスタの指示するディスクリプ
タ数を越える余剰のＡＬＵの出力を無効にすることを特
徴とする演算処理装置。 - 【請求項２】 複数のＡＬＵと、 前記ＡＬＵの処理すべき命令を格納する複数のディスク
リプタと、 入力する前記命令が複数の命令コードから構成され、一
の命令コードを一のディスクリプタに格納するものとし
たとき、全命令コードの格納に必要なディスクリプタ数
を指定するディスクリプタ数レジスタと、 前記全命令コードを複数に分割して、前記ディスクリプ
タ数レジスタの指示するディスクリプタ数の命令コード
を、前記ＡＬＵを複数回使用して処理することを特徴と
する演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242758A JPH0553808A (ja) | 1991-08-28 | 1991-08-28 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242758A JPH0553808A (ja) | 1991-08-28 | 1991-08-28 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553808A true JPH0553808A (ja) | 1993-03-05 |
Family
ID=17093834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242758A Pending JPH0553808A (ja) | 1991-08-28 | 1991-08-28 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241200A (ja) * | 1994-12-09 | 1996-09-17 | Mitsubishi Electric Res Lab Inc | Ｖｌｉｗプロセッサ |
-
1991
- 1991-08-28 JP JP3242758A patent/JPH0553808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241200A (ja) * | 1994-12-09 | 1996-09-17 | Mitsubishi Electric Res Lab Inc | Ｖｌｉｗプロセッサ |
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