JPS6049340B2 - 分岐命令先取り方式 - Google Patents
分岐命令先取り方式Info
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- JPS6049340B2 JPS6049340B2 JP13545780A JP13545780A JPS6049340B2 JP S6049340 B2 JPS6049340 B2 JP S6049340B2 JP 13545780 A JP13545780 A JP 13545780A JP 13545780 A JP13545780 A JP 13545780A JP S6049340 B2 JPS6049340 B2 JP S6049340B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
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Description
【発明の詳細な説明】
本発明は情報処理装置における命令先取り方式に関する
。
。
従来の命令先取り方式においては、分岐命令を先取りし
たあと以下に述べる３つの処理のいずれかの処理を行な
つている。
たあと以下に述べる３つの処理のいずれかの処理を行な
つている。
（１）：分岐命令は失敗するとみなして主記憶の該分岐
命令に後続して格納されている命令の先取りを行なう。
命令に後続して格納されている命令の先取りを行なう。
（２）：分岐命令は成功するものとみなして該分岐命令
が指定する分岐先の命令を先取りする。（３）：主記憶
の分岐命令に後続して格納されている命令の先取りと該
分岐命令が指定する分岐先の命令の先取りとの両方を並
行して行なう。
が指定する分岐先の命令を先取りする。（３）：主記憶
の分岐命令に後続して格納されている命令の先取りと該
分岐命令が指定する分岐先の命令の先取りとの両方を並
行して行なう。
このような従来の命令先取り方式では、以前の分岐先ア
ドレスを記憶しておき、次に実行する分岐命令の分岐先
方向を予測して先取り動作を行なつているため、実行後
の分岐命令のアドレスと分岐先情報とを格納する格納手
段および先取りした分岐命令が該格納手段に含まれるか
否かを判定する判定回路が必要となり、装置の複雑化を
招く。このため、構成の簡単化を図ろうとすると、記憶
可能な分岐命令数が減少し、分岐先予測能力が低下する
という欠点がある。また、前記方式（１）または（２）
を採用した装置では、分岐方向を失敗するとみなしたと
きに成功したり、その反対が生することがあり、結局十
分な分岐先予測能力を期待できないという欠点がある。
また、前記方式（３）を採用した装置では、分岐方向を
成功するときと失敗するときとの両方の先取りを行なう
ため必ず一方向の先取りは無駄となる。この結果、不要
な動作実行のためにバッファメモリ等の装置内各回路を
使用しなくてはならず、装置の効率的な使用が行なわれ
ていないという欠点が生じる。本発明の目的は上述の欠
点を除去した命令先取り方式を提供することにある。
ドレスを記憶しておき、次に実行する分岐命令の分岐先
方向を予測して先取り動作を行なつているため、実行後
の分岐命令のアドレスと分岐先情報とを格納する格納手
段および先取りした分岐命令が該格納手段に含まれるか
否かを判定する判定回路が必要となり、装置の複雑化を
招く。このため、構成の簡単化を図ろうとすると、記憶
可能な分岐命令数が減少し、分岐先予測能力が低下する
という欠点がある。また、前記方式（１）または（２）
を採用した装置では、分岐方向を失敗するとみなしたと
きに成功したり、その反対が生することがあり、結局十
分な分岐先予測能力を期待できないという欠点がある。
また、前記方式（３）を採用した装置では、分岐方向を
成功するときと失敗するときとの両方の先取りを行なう
ため必ず一方向の先取りは無駄となる。この結果、不要
な動作実行のためにバッファメモリ等の装置内各回路を
使用しなくてはならず、装置の効率的な使用が行なわれ
ていないという欠点が生じる。本発明の目的は上述の欠
点を除去した命令先取り方式を提供することにある。
本発明の方式は、命令の先取りを行なう先行制御手段と
、複数のブロックを有し主記憶装置に記憶する情報の一
部を写しとしてブロック単位に保持するバッファメモリ
手段と、このバッファメモリ手段の少なくとも１つのブ
ロックに対応する少なくとも１つのブロックを有し分岐
命令実行により得られた分岐方向情報を前記バッファメ
モリ手段の該分岐命令を含むブロックに対応したブロッ
クに記憶する分岐方向制御記憶手段とを具備し、命令を
前記バッファメモリ手段から先取りするときに前記分岐
方向情報を該命令とともに読み出し該先取りした命令が
分岐命令であるときにはその分岐が成功するか否かを前
記分岐方向制御記憶手段に記憶された分岐方向情報を用
いて予測し該予測結果により該分岐命令の次に実行され
る可能性の高いとみなされる分岐方向の命令の先取りを
行なうようにしたことを特徴とする。
、複数のブロックを有し主記憶装置に記憶する情報の一
部を写しとしてブロック単位に保持するバッファメモリ
手段と、このバッファメモリ手段の少なくとも１つのブ
ロックに対応する少なくとも１つのブロックを有し分岐
命令実行により得られた分岐方向情報を前記バッファメ
モリ手段の該分岐命令を含むブロックに対応したブロッ
クに記憶する分岐方向制御記憶手段とを具備し、命令を
前記バッファメモリ手段から先取りするときに前記分岐
方向情報を該命令とともに読み出し該先取りした命令が
分岐命令であるときにはその分岐が成功するか否かを前
記分岐方向制御記憶手段に記憶された分岐方向情報を用
いて予測し該予測結果により該分岐命令の次に実行され
る可能性の高いとみなされる分岐方向の命令の先取りを
行なうようにしたことを特徴とする。
本発明はプログラム実行時に、複数回実行される任意の
分岐命令はその使われ方として実行の度に同じ方向に分
岐するような場合が多いことにもとづいており、分岐命
令実行時に決定された分岐方向を分岐方向制御記憶内に
記憶しておくことにより、次の実行に先立つてバッファ
メモリから先取りされた時、前回と同一方向に分岐する
可能性が高いためその分岐方向を予測することが可能で
あり、予測方向の命令を先取りしておくように動作する
。
分岐命令はその使われ方として実行の度に同じ方向に分
岐するような場合が多いことにもとづいており、分岐命
令実行時に決定された分岐方向を分岐方向制御記憶内に
記憶しておくことにより、次の実行に先立つてバッファ
メモリから先取りされた時、前回と同一方向に分岐する
可能性が高いためその分岐方向を予測することが可能で
あり、予測方向の命令を先取りしておくように動作する
。
次に、本発明について図面を参照して詳細に説明する。
第１図に示す本発明の一実施例は、演算制御部１、主記
憶装置５、先行制御部１０、レジスタ１１、および１２
、分岐方向制御記憶２０、セレクタ２１、ディレクトリ
３０、比較判定回路３１、バッファメモリ４０、セレク
タ４１、アドレス変換バッファ５０、レジスタ５１およ
び５２、命令レジスタ６０、命令バッファ６１、分岐方
向レジスタ７０、分岐方向バッファ７１、命令アドレス
レジスタ８０、セレクタ８１、カウンタ８２、分岐アド
レスバッファ８３、加算器９０、ベースレジスタ９１、
汎用レジスタ９２およびセレクタ９３から構成されてい
る。第２図を参照すると、前記先行制御部１０は、命令
レジスタ６０からの動作コードを解読し分岐命令である
ときには線１０９に分岐命令でないときには線１１０に
信号を出力するデコーダ１０３、線１１０からの分岐命
令でないことを示す信号を格納するフリップフロップ１
０４、分岐方向レジスタ７０からの信号７０１を格納す
るフリップフロップ１０５、前記演算制御部１からの分
岐方向正式決定信号１００３と前記信号７０１とを比較
する比較回路１０６、この回路１０６での比較結果が不
一致であるときその信号１０６０を格納するフリップフ
ロップ１０７、前記信号１００３を格納するフリップフ
ロップ１０８、アンドゲート群およびオアゲート群から
構成されている。
憶装置５、先行制御部１０、レジスタ１１、および１２
、分岐方向制御記憶２０、セレクタ２１、ディレクトリ
３０、比較判定回路３１、バッファメモリ４０、セレク
タ４１、アドレス変換バッファ５０、レジスタ５１およ
び５２、命令レジスタ６０、命令バッファ６１、分岐方
向レジスタ７０、分岐方向バッファ７１、命令アドレス
レジスタ８０、セレクタ８１、カウンタ８２、分岐アド
レスバッファ８３、加算器９０、ベースレジスタ９１、
汎用レジスタ９２およびセレクタ９３から構成されてい
る。第２図を参照すると、前記先行制御部１０は、命令
レジスタ６０からの動作コードを解読し分岐命令である
ときには線１０９に分岐命令でないときには線１１０に
信号を出力するデコーダ１０３、線１１０からの分岐命
令でないことを示す信号を格納するフリップフロップ１
０４、分岐方向レジスタ７０からの信号７０１を格納す
るフリップフロップ１０５、前記演算制御部１からの分
岐方向正式決定信号１００３と前記信号７０１とを比較
する比較回路１０６、この回路１０６での比較結果が不
一致であるときその信号１０６０を格納するフリップフ
ロップ１０７、前記信号１００３を格納するフリップフ
ロップ１０８、アンドゲート群およびオアゲート群から
構成されている。
なお信号７０１は論理゜“０゛のとき分岐不成功を論理
゜“１゛のとき分岐成功をそれぞれ示す。また信号１０
０３，１０２およびフリップフロップ１０８の状態も論
理゜゜０゛のとき分岐不成功を論理“１゛のとき分岐成
功を示す。信号１０１は２桁の２値信号であり、゜“０
０゛のとき未使用であり“゜吐゛のとき分岐アドレスバ
ッファ８３からの信号８３１を選択する指示であり゜゜
１０゛のとき命令アドレスレジスタ８０からの命令アド
レス８０１を選択する指示であり゜゜１１゛のとき加算
器９０からの加算結果９０１を選択する指示である。前
記アドレス変換バッファ５０の詳細は特開昭４８−１７
２２４号公報を参照できる。第３図を参照すると、第１
図の比較判定回路３１はディレクトリ３０からのアドレ
ス情報３０１および３０２とレジスタ５２からのアドレ
ス情報とを比較する比較回路３１０１および３１０２、
これらの比較回路３１０１および３１０２からの比較結
果に基づきコード化し第１図のセレクタ２１および４１
に対する選択指示信号を出力するエンコーダ３１０３お
よび前記比較回路３１０１および３１０２からの比較結
果信号の論理積をとり所望のデータがバッファメモリ４
０に存在せず主記憶装置５をアクセスする信号３１２を
作成するアンド回路３１１０から構成されている。
゜“１゛のとき分岐成功をそれぞれ示す。また信号１０
０３，１０２およびフリップフロップ１０８の状態も論
理゜゜０゛のとき分岐不成功を論理“１゛のとき分岐成
功を示す。信号１０１は２桁の２値信号であり、゜“０
０゛のとき未使用であり“゜吐゛のとき分岐アドレスバ
ッファ８３からの信号８３１を選択する指示であり゜゜
１０゛のとき命令アドレスレジスタ８０からの命令アド
レス８０１を選択する指示であり゜゜１１゛のとき加算
器９０からの加算結果９０１を選択する指示である。前
記アドレス変換バッファ５０の詳細は特開昭４８−１７
２２４号公報を参照できる。第３図を参照すると、第１
図の比較判定回路３１はディレクトリ３０からのアドレ
ス情報３０１および３０２とレジスタ５２からのアドレ
ス情報とを比較する比較回路３１０１および３１０２、
これらの比較回路３１０１および３１０２からの比較結
果に基づきコード化し第１図のセレクタ２１および４１
に対する選択指示信号を出力するエンコーダ３１０３お
よび前記比較回路３１０１および３１０２からの比較結
果信号の論理積をとり所望のデータがバッファメモリ４
０に存在せず主記憶装置５をアクセスする信号３１２を
作成するアンド回路３１１０から構成されている。
前記比較回路３１０１および３１０２は排他的論理和回
路３１０４および３１０７、反転回路３１０６および３
１０８およびアンド回路３１０５および３１０９から構
成されている。なお、本実施例においては、バッファメ
モリ４０は２行で構成されており、また、アドレス変換
バッファ５０は、バッファメモリ４０の前段に位置づけ
られている。
路３１０４および３１０７、反転回路３１０６および３
１０８およびアンド回路３１０５および３１０９から構
成されている。なお、本実施例においては、バッファメ
モリ４０は２行で構成されており、また、アドレス変換
バッファ５０は、バッファメモリ４０の前段に位置づけ
られている。
しかしながら、バッファメモリの制御は本発明の要旨と
は直接関係な発明の詳細な説明は省く。次に本発明の動
作を詳細に説明する。
は直接関係な発明の詳細な説明は省く。次に本発明の動
作を詳細に説明する。
まず、命令レジスタ６０内の命令コードが分岐命令以外
のコードを示しているときは、先行制御部１０は線１０
１に加算器９１からのオペランドアドレス９０１をセレ
クタ９３で選択するよう指示信号を出力する。
のコードを示しているときは、先行制御部１０は線１０
１に加算器９１からのオペランドアドレス９０１をセレ
クタ９３で選択するよう指示信号を出力する。
前記アドレス９０１はセレクタ９３およびレジスタ５１
を介してアドレス変換バッファ５０に送られる。演算制
御部１にバッファメモリ４０からオペランドデータが供
給されたあとで、先取りすべき命令アドレスを示してい
る命令アドレスレジスタ８０の内容が分岐アドレスバッ
ファ８３、セレクタ９３およびレジスタ５１を介してア
ドレス変換バッファ５０に供給される。このバッファ５
０からのアドレスの指定によりバッファメモリ４０から
読み出された次に実行すべき命令は命令バッファ６１に
格納される。これと同時に該命令を含むブロックに対応
した分岐方向情報が分岐方向制御記憶２０から読み出さ
れて分岐方向バッファ７１に格納される。また、演算制
御部１による命令の実行終了後、次に実行される命令が
命令バッファ６１から取り出されて命令レジスタ６０に
格納され、命令アドレスレジスタ８０の内容が＋２／４
／６／８カウンタ８２により更新される。次に命令レジ
スタ６０内の命令コードが分岐命令を示しているときに
は、先行制御部１０は次の制御を行なう。分岐方向レジ
スタ７０の内容が分岐失敗、すなわちそれまでの命令の
流れと同一方向に命令が続くことを示している場合には
、演算制御部３へのオペランド供給が不要なことを除い
て先行制御部１０は分岐命令以外の動作と同じ動作を行
ない命令アドレスレジスタ８０の示すアドレスから次に
実行する命令および分岐方向情報の先取りを行なう。分
岐方向レジスタ７０の内容が分岐成功すなわち、命令の
流れが変わることを示している場合には、加算器９０に
より計算される分岐先アドレス９０１がセレクタ９３お
よびレジスタ５１を介してアドレス変換バッファ５０に
与えられる。バッファメモリ４０から読み出された分岐
先の命令が命令バッファ６１に取り込まれるとともに、
分岐方向制御記憶２０から分岐先命令を含むブロックに
対応した分岐方向情報が読み出され分岐方向バッファ７
１に取り込まれる。すなわち、先行制御部１０は命令レ
ジスタ６０に分岐命令が与えられると同じ命令が以前に
実行されたときの分岐方向（成功か失敗か）を示す分岐
方向レジスタ７０の内容により以前と同じ方向に分岐す
る可能性が高いものとみなし分岐命令で示される分岐ア
ドレスである加算器９０の出力を使用するかまたは命令
アドレスレジスタ８０の内容を使用するか決定して命令
の先取りを行なう。
を介してアドレス変換バッファ５０に送られる。演算制
御部１にバッファメモリ４０からオペランドデータが供
給されたあとで、先取りすべき命令アドレスを示してい
る命令アドレスレジスタ８０の内容が分岐アドレスバッ
ファ８３、セレクタ９３およびレジスタ５１を介してア
ドレス変換バッファ５０に供給される。このバッファ５
０からのアドレスの指定によりバッファメモリ４０から
読み出された次に実行すべき命令は命令バッファ６１に
格納される。これと同時に該命令を含むブロックに対応
した分岐方向情報が分岐方向制御記憶２０から読み出さ
れて分岐方向バッファ７１に格納される。また、演算制
御部１による命令の実行終了後、次に実行される命令が
命令バッファ６１から取り出されて命令レジスタ６０に
格納され、命令アドレスレジスタ８０の内容が＋２／４
／６／８カウンタ８２により更新される。次に命令レジ
スタ６０内の命令コードが分岐命令を示しているときに
は、先行制御部１０は次の制御を行なう。分岐方向レジ
スタ７０の内容が分岐失敗、すなわちそれまでの命令の
流れと同一方向に命令が続くことを示している場合には
、演算制御部３へのオペランド供給が不要なことを除い
て先行制御部１０は分岐命令以外の動作と同じ動作を行
ない命令アドレスレジスタ８０の示すアドレスから次に
実行する命令および分岐方向情報の先取りを行なう。分
岐方向レジスタ７０の内容が分岐成功すなわち、命令の
流れが変わることを示している場合には、加算器９０に
より計算される分岐先アドレス９０１がセレクタ９３お
よびレジスタ５１を介してアドレス変換バッファ５０に
与えられる。バッファメモリ４０から読み出された分岐
先の命令が命令バッファ６１に取り込まれるとともに、
分岐方向制御記憶２０から分岐先命令を含むブロックに
対応した分岐方向情報が読み出され分岐方向バッファ７
１に取り込まれる。すなわち、先行制御部１０は命令レ
ジスタ６０に分岐命令が与えられると同じ命令が以前に
実行されたときの分岐方向（成功か失敗か）を示す分岐
方向レジスタ７０の内容により以前と同じ方向に分岐す
る可能性が高いものとみなし分岐命令で示される分岐ア
ドレスである加算器９０の出力を使用するかまたは命令
アドレスレジスタ８０の内容を使用するか決定して命令
の先取りを行なう。
さらに、先行制御部１０においては、命令レジスタ６０
内に分岐命令が与えられると、その分岐命令を示すアド
レスが命令アドレスレジスタ８０に残つている間にその
命令アドレスレジスタ８０の内容が命令アドレスバッフ
ァ８３に写しとして格納され、分岐命令の終了まで保持
される。演算制御部１が分岐命令の実行を行ない、分岐
の方向が正式に決定されると分岐方向正式決定信号１０
０３を先行制御部１０に与える。該先行制御部１０は命
令バッファ６１内に先取りしている命令が最終的に決定
された分岐方向と同じ方向の命令であるか否かのチェッ
クをする。この動作を第２図を参照しながら説明する。
内に分岐命令が与えられると、その分岐命令を示すアド
レスが命令アドレスレジスタ８０に残つている間にその
命令アドレスレジスタ８０の内容が命令アドレスバッフ
ァ８３に写しとして格納され、分岐命令の終了まで保持
される。演算制御部１が分岐命令の実行を行ない、分岐
の方向が正式に決定されると分岐方向正式決定信号１０
０３を先行制御部１０に与える。該先行制御部１０は命
令バッファ６１内に先取りしている命令が最終的に決定
された分岐方向と同じ方向の命令であるか否かのチェッ
クをする。この動作を第２図を参照しながら説明する。
第１図の前記命令バッファ６１内に先取りされている命
令の分岐方向情報は分岐方向レジスタ７０に格納されて
いる。この情報は、信号７０１として１フリップフロッ
プ１０５に格納される。このフリップフロップ１０５の
内容は比較回路１０６で分岐方向正式決定信号１００３
と比較され、前記テエツクが行なわれる。この比較結果
が不一致である楊合、すなわち前記分岐方向が異なつて
いる場・合には不一致信号１０６０がフリップフロップ
１０７に格納されるとともに信号１０１の上位桁を゜゜
１゛にする。これは、前記比較動作により分岐方向が異
なつていた場合に先取りした命令を無効として再度命令
を読み出すために決定された分岐ノ方向に従い命令アド
レスレジスタ８０の内容（失敗方向）かまたは加算器９
０の出力（成功方向）をアドレス変換バッファ５０に送
を指示をすることになる。このバッファ５０からのアド
レス指定に応答してバッファメモリ４０から命令がまた
分岐方向制御記憶２０から分岐方向情報が取り出されて
命令バッファ６１および分岐方向バッファ７１にそれぞ
れに再設定される。次に、分岐命令の分岐方向が決定さ
れ、その結果は分岐方向情報としてレジスタ１１に与え
られるとともに分岐アドレスバッファ８３の示す該分岐
命令のアドレスがレジスタ５１に与えられる。この結果
、バッファ５０からのアドレス指定に応答して分岐方向
制御記憶２０の該分岐命令を含むブロックに対応した部
分に準備された分岐方向情報が書き込まれる。このよう
にして、分岐命令実行のたびに、その分岐方向に関する
結果を分岐方向制御記憶２０に貯えておき、先取りされ
た命令が分岐命令である場合には命令の先取りに伴つて
読み出される分岐方向情報に従い、効果の高い方向にの
み命令の先取りを行なうことができる。なお、本実施例
においては、分岐方向情報として分岐命令の実行結果が
成功か失敗かを示す情報のみを扱つているが、これは本
発明の一例にすぎない。本発明の分岐方向情報は、この
他に （ａ）分岐命令の次に実行される成功または失敗のどち
らも含む命令のアドレス情報（ｂ）分岐命令の次に実行
される命令情報（Ｃ）分岐方向情報が有効か否かを示す
情報とが含まれ、これらの情報を用いた例も本発明を適
用できる。
令の分岐方向情報は分岐方向レジスタ７０に格納されて
いる。この情報は、信号７０１として１フリップフロッ
プ１０５に格納される。このフリップフロップ１０５の
内容は比較回路１０６で分岐方向正式決定信号１００３
と比較され、前記テエツクが行なわれる。この比較結果
が不一致である楊合、すなわち前記分岐方向が異なつて
いる場・合には不一致信号１０６０がフリップフロップ
１０７に格納されるとともに信号１０１の上位桁を゜゜
１゛にする。これは、前記比較動作により分岐方向が異
なつていた場合に先取りした命令を無効として再度命令
を読み出すために決定された分岐ノ方向に従い命令アド
レスレジスタ８０の内容（失敗方向）かまたは加算器９
０の出力（成功方向）をアドレス変換バッファ５０に送
を指示をすることになる。このバッファ５０からのアド
レス指定に応答してバッファメモリ４０から命令がまた
分岐方向制御記憶２０から分岐方向情報が取り出されて
命令バッファ６１および分岐方向バッファ７１にそれぞ
れに再設定される。次に、分岐命令の分岐方向が決定さ
れ、その結果は分岐方向情報としてレジスタ１１に与え
られるとともに分岐アドレスバッファ８３の示す該分岐
命令のアドレスがレジスタ５１に与えられる。この結果
、バッファ５０からのアドレス指定に応答して分岐方向
制御記憶２０の該分岐命令を含むブロックに対応した部
分に準備された分岐方向情報が書き込まれる。このよう
にして、分岐命令実行のたびに、その分岐方向に関する
結果を分岐方向制御記憶２０に貯えておき、先取りされ
た命令が分岐命令である場合には命令の先取りに伴つて
読み出される分岐方向情報に従い、効果の高い方向にの
み命令の先取りを行なうことができる。なお、本実施例
においては、分岐方向情報として分岐命令の実行結果が
成功か失敗かを示す情報のみを扱つているが、これは本
発明の一例にすぎない。本発明の分岐方向情報は、この
他に （ａ）分岐命令の次に実行される成功または失敗のどち
らも含む命令のアドレス情報（ｂ）分岐命令の次に実行
される命令情報（Ｃ）分岐方向情報が有効か否かを示す
情報とが含まれ、これらの情報を用いた例も本発明を適
用できる。
これらの例を具現化した実施例を詳細に説明する。
（ａ）の゛゜次の命令のアドレス情報゛が含まれる場合
には、上述の実施例における分岐方向レジスタ７０から
セレクタ９１へのバスが必要となり、．先行制御部１０
は、命令レジスタ６０に分岐命令が与えられると、この
バスを有効としてアドレス変換バッファ５０に分岐方向
レジスタ７０内の次の命令のアドレス情報を与えて次に
実行すべき命令をバッファメモリ４０から読み出して命
令パン４ファ６１内に与えるよう制御する。また（ｂ）
の゜゜次に実行される命令情報゛が含まれる場合には上
述の実施例における分岐方向レジスタ７０から新たに設
けるセレクタ（図示せず）を介して命令バッファ６１に
到るバスが必要となり先行制御部１０は命令レジスタ６
０に分岐命令が与えられると、このバスを有効と判断し
て命令バッファ６１に次に実行される命令情報を与える
ように制御する。最後に（ｂ）の“有効か否かを示す情
報゛が含まれる場合には先行制御部１０が本発明の示す
分岐方向予測による動作を行なうか否かを決定するため
にこの情報が用いられ、以上説明してきた各種子測動作
成は命令バッファ６１への取り込み方法の全てと組み合
わせて使用することができる。さらに、上述の実施例で
は分岐方向情報が分岐命令を含むブロックに対して１つ
与える構成となつているが１つのブロックを複数個に分
割し、これらの各々に複数個の分岐方向情報を与える構
成にも本・発明を適用できる。これは特にブロックの大
きさに関連し大きなブロックとしたときに有効である。
但し、大きなブロックすなわち１つのブロックに複数の
分岐命令が含まれる場合には、ブロック当り１つの分岐
方向情報を与えるだけでよい。本発明には、バッファメ
モリ２０と同一構造を有する分岐方向制御記憶２０内に
分岐方向情報を保持させることにより簡単な回路を追加
して分岐命令の先取り方向を予測して有効な先取りを行
なうことができるという効果がある。
には、上述の実施例における分岐方向レジスタ７０から
セレクタ９１へのバスが必要となり、．先行制御部１０
は、命令レジスタ６０に分岐命令が与えられると、この
バスを有効としてアドレス変換バッファ５０に分岐方向
レジスタ７０内の次の命令のアドレス情報を与えて次に
実行すべき命令をバッファメモリ４０から読み出して命
令パン４ファ６１内に与えるよう制御する。また（ｂ）
の゜゜次に実行される命令情報゛が含まれる場合には上
述の実施例における分岐方向レジスタ７０から新たに設
けるセレクタ（図示せず）を介して命令バッファ６１に
到るバスが必要となり先行制御部１０は命令レジスタ６
０に分岐命令が与えられると、このバスを有効と判断し
て命令バッファ６１に次に実行される命令情報を与える
ように制御する。最後に（ｂ）の“有効か否かを示す情
報゛が含まれる場合には先行制御部１０が本発明の示す
分岐方向予測による動作を行なうか否かを決定するため
にこの情報が用いられ、以上説明してきた各種子測動作
成は命令バッファ６１への取り込み方法の全てと組み合
わせて使用することができる。さらに、上述の実施例で
は分岐方向情報が分岐命令を含むブロックに対して１つ
与える構成となつているが１つのブロックを複数個に分
割し、これらの各々に複数個の分岐方向情報を与える構
成にも本・発明を適用できる。これは特にブロックの大
きさに関連し大きなブロックとしたときに有効である。
但し、大きなブロックすなわち１つのブロックに複数の
分岐命令が含まれる場合には、ブロック当り１つの分岐
方向情報を与えるだけでよい。本発明には、バッファメ
モリ２０と同一構造を有する分岐方向制御記憶２０内に
分岐方向情報を保持させることにより簡単な回路を追加
して分岐命令の先取り方向を予測して有効な先取りを行
なうことができるという効果がある。
第１図は本発明の一実施例を示す図、第２図は第１図の
先行制御部の詳細な構成を示す図および第３図は第１図
の比較判定回路３１の詳細な構成を示す図である。 第１図から第３図において、１，２，３・・・・・・演
算制御部、４，５，６・・・・・・主記憶装置、１０・
・・先行制御部、２０・・・・・・分岐方向制御記憶、
３０・・・・・ディレクトリ、３１・・・・・・比較判
定回路、４０・・・・・バッファメモリ、５０・・・・
・アドレス変換バッファ、６０・・・・命令レジスタ、
６１・ ・・命令バッファ、７０・・・・・・分岐方向
レジスタ、７１・・・・・分岐方向バッファ、８０・・
・・命令アドレスレジスタ、８２・・・・・・＋２／４
／６／８カウンタ、８３・・・・命令アドレスバッファ
、９０・・・・・・加算器、９１・・・・・・ベースレ
ジスタ、９２・・・・・・汎用レジスタ、１１，１２，
５１，５２・・・・・・レジスタ、２１，４１，８１，
９３・・・・・・セレクタ、１０１，３１１・・・・・
制御線、１−１，２−１，４−１，１０２，１１１，１
２１，２０１，２０２，２１１，３０１，３０２，４０
１，４０２，４１１，５０１，５１１，５２１，５２２
，６０１，６０２，６０３，６０４，６１１，７０１，
７１１，８０１，８１１，８２１，８３１，９０１，９
１１，９２１・・・・・データ線、１０３・・・・・・
デコーダ、１０６・・・・・・比較回路、１０４，１０
５，１０６，１０７，１０８・・・・・フリップフロッ
プ、３１０１，３１０２・・・・・・比較回路、３１０
３・・・・・エンコーダ、３１０８，３１０８・・・・
・排他的論理和回路、３１０５，３１０９，３１１０・
・・・・・アンド回路、３１０６，３１０８・・・・・
・反転回路。
先行制御部の詳細な構成を示す図および第３図は第１図
の比較判定回路３１の詳細な構成を示す図である。 第１図から第３図において、１，２，３・・・・・・演
算制御部、４，５，６・・・・・・主記憶装置、１０・
・・先行制御部、２０・・・・・・分岐方向制御記憶、
３０・・・・・ディレクトリ、３１・・・・・・比較判
定回路、４０・・・・・バッファメモリ、５０・・・・
・アドレス変換バッファ、６０・・・・命令レジスタ、
６１・ ・・命令バッファ、７０・・・・・・分岐方向
レジスタ、７１・・・・・分岐方向バッファ、８０・・
・・命令アドレスレジスタ、８２・・・・・・＋２／４
／６／８カウンタ、８３・・・・命令アドレスバッファ
、９０・・・・・・加算器、９１・・・・・・ベースレ
ジスタ、９２・・・・・・汎用レジスタ、１１，１２，
５１，５２・・・・・・レジスタ、２１，４１，８１，
９３・・・・・・セレクタ、１０１，３１１・・・・・
制御線、１−１，２−１，４−１，１０２，１１１，１
２１，２０１，２０２，２１１，３０１，３０２，４０
１，４０２，４１１，５０１，５１１，５２１，５２２
，６０１，６０２，６０３，６０４，６１１，７０１，
７１１，８０１，８１１，８２１，８３１，９０１，９
１１，９２１・・・・・データ線、１０３・・・・・・
デコーダ、１０６・・・・・・比較回路、１０４，１０
５，１０６，１０７，１０８・・・・・フリップフロッ
プ、３１０１，３１０２・・・・・・比較回路、３１０
３・・・・・エンコーダ、３１０８，３１０８・・・・
・排他的論理和回路、３１０５，３１０９，３１１０・
・・・・・アンド回路、３１０６，３１０８・・・・・
・反転回路。
Claims (1)
- １ 命令の先取りを行なう先行制御手段と、複数のブロ
ックを有し主記憶装置に記憶される情報の一部を写しと
してブロック単位に保持するバッファメモリ手段と、こ
のバッファメモリ手段の少なくとの１つのブロックに対
応する少なくとも１つのブロックを有し分岐命令実行に
より得られた分岐方向情報を前記バッファメモリ手段の
該分岐命令を含むブロックに対応したブロックに記憶す
る分岐方向制御記憶手段とを具備し、命令を前記バッフ
ァメモリ手段から先取りするときに前記分岐方向情報を
該命令とともに読み出し該先取りした命令が分岐命令で
あるときにはその分岐が成功するか否かを前記分岐方向
制御記憶手段に記憶された分岐方向情報を用いて予測し
該予測結果により該分岐命令の次に実行される可能性の
高いとみなされる分岐方向の命令の先取りを行なうよう
にしたことを特徴とする分岐命令先取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545780A JPS6049340B2 (ja) | 1980-09-29 | 1980-09-29 | 分岐命令先取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545780A JPS6049340B2 (ja) | 1980-09-29 | 1980-09-29 | 分岐命令先取り方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5759253A JPS5759253A (en) | 1982-04-09 |
| JPS6049340B2 true JPS6049340B2 (ja) | 1985-11-01 |
Family
ID=15152152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13545780A Expired JPS6049340B2 (ja) | 1980-09-29 | 1980-09-29 | 分岐命令先取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049340B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594659A (en) * | 1982-10-13 | 1986-06-10 | Honeywell Information Systems Inc. | Method and apparatus for prefetching instructions for a central execution pipeline unit |
| JPS5991553A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
| JPS5991554A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 分岐方向予測を行なう命令先取り装置 |
| JPS59177653A (ja) * | 1983-03-29 | 1984-10-08 | Nec Corp | 命令先取り制御方式 |
| JPS5991552A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | セツトアソシアテイブ型分岐ヒストリテ−ブルを有する命令先取り装置 |
| JPS6027945A (ja) * | 1983-07-27 | 1985-02-13 | Nec Corp | 命令取出装置 |
| JPS60164842A (ja) * | 1984-02-08 | 1985-08-27 | Nec Corp | 命令先取り装置 |
| JP2603626B2 (ja) * | 1987-01-16 | 1997-04-23 | 三菱電機株式会社 | データ処理装置 |
| JPH02287626A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | パイプライン方式の分岐命令制御装置 |
-
1980
- 1980-09-29 JP JP13545780A patent/JPS6049340B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5759253A (en) | 1982-04-09 |
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