JPH08241200A - Ｖｌｉｗプロセッサ - Google Patents

Ｖｌｉｗプロセッサ

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JPH08241200A
JPH08241200A JP7314333A JP31433395A JPH08241200A JP H08241200 A JPH08241200 A JP H08241200A JP 7314333 A JP7314333 A JP 7314333A JP 31433395 A JP31433395 A JP 31433395A JP H08241200 A JPH08241200 A JP H08241200A
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JP
Japan
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vliw
program
instruction
vliw processor
processor
Prior art date
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JP7314333A
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English (en)
Inventor
Ookami Takahide
タカヒデ・オオカミ
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Mitsubishi Electric Research Laboratories Inc
Original Assignee
Mitsubishi Electric Research Laboratories Inc
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Filing date
Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract

(57)【要約】 【解決手段】 オブジェクトレベル・コード互換性が異
なるアプリケーションに必要とされる同じＶＬＩＷプロ
セッサ構成の異なるプロセッサのために保たれるよう
に、プログラム１６の固定長ＶＬＩＷ命令を実行する前
に、プログラムの並列処理のレベルＬＯＰ（つまり、論
理プロセッサの数）にそのレベルを一致させるＶＬＩＷ
（超長命令語）プロセッサ１０の効率を増すためのシス
テムが提供される。整合はプロセッサ１０の機能ユニッ
トを停止することを通じてプロセッサ１０のＬＯＰを減
少させることによるか、またはプログラム内の各ＶＬＩ
Ｗ命令の順次一部分を実行するプロセッサ１０を通じて
プログラムのＬＯＰを効果的に減少させることにより達
成され、その一部分の長さはＶＬＩＷ命令として扱うこ
とが出来る動作数以下である。 【効果】 並列処理の効率を向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、並列処理プロセ
ッサの一種であるＶＬＩＷ（Very Long Instruction Wo
rd：超長命令語）プロセッサに関するものである。特
に、ＶＬＩＷ命令語の命令フィールドにより指令される
並列処理の制御に関するものである。
【０００２】
【従来の技術】ＶＬＩＷ（超長命令語）プロセッサは、
各々が各々一動作に対応する複数のフィールドから成る
超長命令語を実行することにより複数の動作を同時に実
行する並列処理プロセッサの一種である。ＶＬＩＷプロ
セッサの主な問題の一つは、実行可能コード（プログラ
ム）がＶＬＩＷプロセッサにより扱うことが出来ない対
応命令セットを有する時に起こる。命令セットを扱うこ
とができない理由は、しばしばプログラムがタスクを行
うために採用される特定ＶＬＩＷプロセッサと相入れな
いＶＬＩＷコンパイラによりコンパイルされるからであ
る。これは、プログラムが異なるＶＬＩＷプロセッサの
ために事前にコンパイルされている時に起こる。従っ
て、プログラムとＶＬＩＷプロセッサ間の互換性にまつ
わる問題は、オペレーティングシステム・ライブラリ
ー、ユーティリティー・ライブラリー、そして事前にコ
ンパイルされている頻繁に使用されるアプリケーション
・プログラムの場合に最も頻繁に起こる。
【０００３】実例として、全てのタイプの処理に一般に
使用される編集ユーティリティーは、編集ユーティリテ
ィーが走らされる特定のプロセッサを顧慮しないで大抵
はコンパイルされる。例えば、典型的ＶＬＩＷプロセッ
サは４、または８の並列処理能力を有する。これは、Ｖ
ＬＩＷプロセッサは４、または８の命令を並行に処理す
ることが出来ることを意味する。但し、コンパイルされ
たプログラムは６、または１２の命令の並列処理を必要
とする。ＶＬＩＷプロセッサの能力とプログラムの要件
との間に何の必要な一致もないことは理解されよう。故
に、そのような不一致を整合する必要がある。
【０００４】背景として、ＶＬＩＷプロセッサは他の種
類の並列処理プロセッサと比較され、それらの内、シム
ド（ＳＩＭＤ）、単一命令多重データ処理と、ミムド
（ＭＩＭＤ）、多重命令多重データ処理の種類が良く知
られている。ＳＩＭＤプロセッサにおいて、命令は全て
の処理ユニットに同報され、それらはその命令により指
定された同じ動作を同期的に並行して実行する。ＭＩＭ
Ｄプロセッサにおいて、命令を自律的に実行する構成Ｃ
ＰＵ、または中央処理ユニットは、動作を同期的に並行
して実行する。
【０００５】ＶＬＩＷプロセッサは、異なるデータにつ
いて異なる動作を並行して実行できるのでＳＩＭＤプロ
セッサよりも更に柔軟な並列処理を、そして並行して実
行できる動作が超長命令語に符号化されるのでＭＩＭＤ
プロセッサよりも更に効率的な同期並列処理とを提供す
る。
【０００６】その命令が一動作を符号化する従来のプロ
セッサと違って、ＶＬＩＷプロセッサは、各々が幾つか
の命令フィールドを含む超長命令語を実行する。ＶＬＩ
Ｗプロセッサのための命令はＶＬＩＷコンパイラにより
生成され、それはＣ言語のような高級プログラミング言
語で書かれたプログラムを読み取り、高レベル構造をプ
ロセッサにより支持される原始的な動作に翻訳し、並行
に実行できる動作を発見するために動作の依存性をチェ
ックして、動作をＶＬＩＷ命令に符号化する。もしもそ
のコンパイラがＶＬＩＷ命令を満たすのに多くの並列動
作を発見できなければ、それはそのフィールドの幾つか
で、ＮＯＰ、例えば無動作を符号化しなければならな
い。
【０００７】ＮＯＰフィールド数は、プログラム（実行
可能コード）のサイズだけでなくＶＬＩＷプロセッサの
効率に大きな影響を及ぼす。並列処理が豊富なプログラ
ムは少数のＮＯＰフィールドを含む小さなプログラムに
コンパイルされるが、並列処理が豊富でないプログラム
は多数のＮＯＰフィールドを含む大きなプログラムにコ
ンパイルされる。コード効率も、プログラム内の並列処
理を検出するためのコンパイラの能力によりかなり影響
を受けることに留意すべきである。
【０００８】ＶＬＩＷ命令のフィールドはＶＬＩＷプロ
セッサ内に実装される機能ユニットに相当する。その機
能ユニットは必ずしも同種類のものである必要はない。
例えば、整数ユニットと浮動小数点ユニットとは動作が
異なる。一度、ＶＬＩＷプロセッサが一定数の機能ユニ
ットで実装されると、コンピューターや半導体技術の進
歩に追い付くためにそれらの数とそれらの機能性とを後
で変更することは非常に困難である。機能ユニットの数
と機能性へのいかなる変更も、全てのプログラムの完全
な再コンパイルを必要とし、明かに不都合である。
【０００９】ＶＬＩＷ命令フォーマットは機能ユニット
に関してＶＬＩＷプロセッサの内部構造に直接的に反映
するので、異なる構造を有するＶＬＩＷプロセッサのた
めの同じＶＬＩＷ命令セットを使用することは非常に難
しく、そして可能であっても、非常に非効率的である。
従って、異なるＶＬＩＷプロセッサ間でオブジェクトレ
ベル・コードの互換性を保つことはほとんど不可能であ
り、それらは異なるアプリケーションが必要とされる。
従って、従来のＶＬＩＷプロセッサ構成はスケーラブル
ではない。
【００１０】
【発明が解決しようとする課題】以下は、従来のＶＬＩ
Ｗプロセッサにまつわる問題を列挙する。最初に、ＶＬ
ＩＷプロセッサは並列処理量の異なる広範囲のプログラ
ムを効率的に支持することができない。第二に、ＶＬＩ
Ｗコンパイラは、ＶＬＩＷ命令内に少数のＮＯＰフィー
ルドを含む品質コードを生成するために高度化されてい
るが、時間のかかる技術を使用しなければならないの
で、大規模で、且つ非常に複雑となる傾向がある。第三
に、ＶＬＩＷプロセッサ内の機能ユニットのいかなる変
更もプログラムの全ての完全な再コンパイルを引き起こ
す。最後に、異なるＶＬＩＷプロセッサのために同ＶＬ
ＩＷ命令セットを使用することは非常に難しく、そして
可能であっても、非効率的である。
【００１１】従来のＶＬＩＷプロセッサの欠点を克服す
るために、本発明は、機能ユニットに関して異なるプロ
セッサでの実施を可能にする新しいスケーラブルなＶＬ
ＩＷプロセッサを得ることを目的とする。特に、ＶＬＩ
Ｗプロセッサの並列処理のレベルをプログラム（実行可
能コード）の並列処理のレベルと比較して、二つの並列
処理のレベルが一致するように整合する。
【００１２】
【課題を解決するための手段】この発明に係るＶＬＩＷ
プロセッサは、相互に独立的で、並行して実行できる動
作数に匹敵する並列処理のレベル、つまりＬＯＰ（Logi
c Processor：論理プロセッサ）はＶＬＩＷプロセッサ
と、固定長ＶＬＩＷ命令から成るコンパイルされたプロ
グラムとのために定義される。本発明のＶＬＩＷプロセ
ッサは、コードのＶＬＩＷ命令を実際に実行する前にそ
のＬＯＰをプログラムのＬＯＰと突合わせる。もしプロ
グラムのＬＯＰがＶＬＩＷプロセッサのＬＯＰよりも小
さければ、残留機能ユニットのＬＯＰがプログラムのも
のと一致するようにそのプロセッサは単にその機能ユニ
ットを停止する。他方、もしプログラムのＬＯＰがＶＬ
ＩＷプロセッサのＬＯＰよりも大きければ、ＶＬＩＷ命
令を、ＶＬＩＷプロセッサにより扱うことが出来るセグ
メントに分割することによりＶＬＩＷプロセッサにより
実行される。それ以後、これらの命令は順次に実行され
る。その結果は、ＶＬＩＷプロセッサのＬＯＰがプログ
ラムのＬＯＰに一致させられることである。
【００１３】ＶＬＩＷプロセッサ構成の一部分として定
義されるＶＬＩＷ命令は、各々が一つの固定長単位命令
を含む、Ｎ命令フィールドから成り、それは演算および
論理的命令などの従来の順次の、即ち、非並列処理プロ
セッサで使用される伝統的命令の一つ、またはＶＬＩＷ
プロセッサ構成のために新たに定義された特別の命令の
一つである。
【００１４】Ｎ命令フィールドを有するＶＬＩＷ命令は
Ｎ長命令と呼ばれる。Ｎ長命令のセットはＮ長命令セッ
トと呼ばれる。各命令フィールドは、各々が一つの動作
を実行する単位命令の一つを指定する。Ｎ長命令内に包
含されたＮ単位命令は、例えばレジスタやメモリアクセ
スなどの資源アクセスに関していかなる相互依存性も持
たないので、それらは並行して実行できる。これはＶＬ
ＩＷコンパイラにより保証される。
【００１５】Ｎ長命令セットを実行できるＶＬＩＷプロ
セッサはＬＯＰ＝Ｎを有すると言われる。つまり、その
プロセッサはＮ長命令内のＮ単位命令により指定される
Ｎ動作を並行して実行できる。ＬＯＰ＝Ｎを有するＶＬ
ＩＷプロセッサは、各々がＮ長命令の一命令フィールド
により指定される一単位命令を実行するＮ機能ユニット
を有する。Ｎ機能ユニットの各々は、Ｎ機能ユニットの
全てが一命令取り出しブロック、一シーケンス・コント
ロールブロック、一レジスタ・ファイルブロック、そし
て一メモリ・コントロールブロックを共有すること以
外、従来の順次処理プロセッサ内の独立ＣＰＵ、または
中央処理ユニットと同様に動作する。
【００１６】並列処理のレベルも、コンパイルされたプ
ログラムのために定義される。ＬＯＰ＝Ｎを有するプロ
グラムは、Ｎ長命令としてＮ単位命令のシーケンスを実
行することにより実行可能である。ＶＬＩＷコンパイラ
が元のプログラムをＬＯＰ＝Ｎを有する実行可能コード
にコンパイルすると、それは、Ｎ長命令として取り出さ
れるいかなるシーケンス内のＮ単位命令も資源アクセス
に関して相互依存性を持たないことを保証するので、そ
れらは並行して実行可能である。
【００１７】ある形態において、ＬＯＰ命令と呼ばれる
一つの命令がプログラムの並列処理のレベルを示すため
に定義される。それがＶＬＩＷプロセッサ内で実行され
ると、プロセッサの並列処理整合機構はプロセッサのＬ
ＯＰを変更することにより並列処理ＬＯＰのコードのレ
ベルで並列処理のそのレベルを調整する。
【００１８】実例として、もしＶＬＩＷプロセッサのＬ
ＯＰがＬで、そしてプログラムのＬＯＰがＭである場合
は、もしＬ＝Ｍであるならば、そのプロセッサはその機
能ユニットでＭ長命令を実行する準備が出来ているの
で、何の特別な行動もとられない。もしＬ＞Ｍであるな
らば、そのプロセッサは、Ｍ機能ユニットでＭ長命令を
実行するためにＬーＭ機能ユニットを停止させることに
よりプログラムのＬＯＰに一致するようにそのＬＯＰを
減少させる。
【００１９】もしＬ＜Ｍならば、そのプロセッサはその
ＬＯＰを変更しないが、そのプロセッサがＭ長命令の実
行を完了するためにＱ個のＬ長命令と１つのＲ長命令を
順次実行する不定ＬＯＰモードと呼ばれる特別のモード
にその実行モードを設定する。ここで、Ｍ＝Ｌ×Ｑ＋
Ｒ、但しＱ＞０で、且つ０≦Ｒ＜Ｌである。そのプロセ
ッサが最後のＲ長命令を実行する前に、それはＬーＲ機
能ユニットを停止することによりそのＬＯＰをＲに減少
させ、そして次のＭ長命令のためのＲ長命令の終了後に
オリジナルＬＯＰであるＬを回復する。Ｍ長命令を実行
するこの方法は、Ｍ長命令内のいかなる後続Ｌ、または
Ｒ単位命令も並行して実行できるので、何の問題も引き
起こさない。これは、Ｍ長命令内のＭ単位命令がいかな
る相互依存性も持たないからである。その命令内に包含
されたＬ、またはＲ単位命令のいずれも相互依存性を持
たない。
【００２０】上述の一般の場合は複雑な命令実行機構を
必要とする。命令実行機構を単純にするために、ＶＬＩ
ＷプロセッサのＬＯＰ、つまり論理プロセッサの数Ｌと
プログラムのＬＯＰ、つまり論理プロセッサの数Ｍと
は、２の累乗、つまりＬ、Ｍ＝１、２、４、８、．．．
として選ばれる。それで、Ｌ＜Ｍに対して、Ｍ＝Ｌ×Ｑ
＋Ｒとなり、ここでＲ＝０である。つまり、ＶＬＩＷプ
ロセッサはＭ長命令を完了するためにＱ個のＬ長命令を
順次実行する。このスキームは本質的にその不定ＬＯＰ
モードを排除して、命令実行での特別な行動を代用す
る。これは、プログラム内のＭ長命令のシーケンスがい
かなる特別行動も必要としないでＭ長命令当りＱ個のＬ
長命令を有するＬ長命令のシーケンスとして簡単に解読
できるので、可能である。従って、ＬＯＰ命令内に組み
込まれた並列処理のレベルとＶＬＩＷプロセッサ内の並
列処理整合機構とで、プログラムは異なるレベルの並列
処理を有する異なるＶＬＩＷプロセッサで実行できる。
逆に、異なるレベルの並列処理を有する異なるプログラ
ムはＶＬＩＷプロセッサで実行できる。
【００２１】要約すれば、プログラムの固定長ＶＬＩＷ
命令を実行する前にプログラムのＬＯＰに並列処理のそ
のレベルを一致させるＶＬＩＷの効率を増すためのＶＬ
ＩＷプロセッサが提供される。これは異なるアプリケー
ションのために要求される同じＶＬＩＷプロセッサ構成
の異なるプロセッサのためにオブジェクトレベル・コー
ド互換性が保たれるようにする。整合（突合わせ）は、
プロセッサの機能ユニットを停止することを通じてプロ
セッサのＬＯＰを減少させることによるか、またはプロ
グラム内の各ＶＬＩＷ命令の順次一部分を実行するプロ
セッサを通じてプログラムのＬＯＰを効果的に減少させ
ることによるいずれかで達成される。順次一部分の長さ
は、プロセッサがＶＬＩＷ命令として扱うことが出来る
動作数以下である。ある形態においては、ＬＯＰは、各
々が固定長単位命令により指定され、相互依存性を持た
ないＶＬＩＷ命令に符号化され、そして並行して実行さ
れる動作数で規定される。この形態において、ＶＬＩＷ
プロセッサのＬＯＰは、プロセッサが実行できる命令内
に包含された単位命令数に等しいＶＬＩＷ命令の長さと
なるように定義される。プログラムのＬＯＰは、ＶＬＩ
Ｗプロセッサ用のＶＬＩＷコンパイラにより生成された
ＶＬＩＷ命令としてグループ化された単位命令数となる
ように定義される。従って、プログラム内のＶＬＩＷ命
令を構成する単位命令の全ては相互に独立しており、そ
して並行して実行可能であるので、そしてＶＬＩＷ命令
内のいかなる後続単位命令も並行して実行可能である。
故にＶＬＩＷプロセッサのＬＯＰがプログラムのＬＯＰ
よりも小さい時にはＶＬＩＷプロセッサがプログラム内
の各ＶＬＩＷ命令の一部分のみを順次読み取ることが可
能となる。
【００２２】
【発明の実施の形態】
実施の形態１．図１において、ＶＬＩＷプロセッサ１０
は、論理プロセッサ（ＬＯＰ）１２を有し、ＬＯＰ比較
ユニット１４に結合される。コンパイルされたプログラ
ム（実行可能コード：executable code）１６は、論理
プロセッサ（ＬＯＰ）１８を有し、同様にＬＯＰ比較ユ
ニット１４に結合される。ＶＬＩＷプロセッサ１０の論
理プロセッサ１２は、ＶＬＩＷプロセッサ内の機能ユニ
ットの数により定義され、またＶＬＩＷ命令語の命令フ
ィールドの数を定義する。各命令フィールドは所定の機
能ユニットの制御に応ずることは理解されよう。この制
御により、ＶＬＩＷプロセッサ１０は、並列に、各命令
フィールド内に符号化された複数の単位命令を処理でき
る。各命令フィールドは、いかなるタイプの単位命令、
すなわち対応機能ユニットの動作を指定する単位命令に
適応するように設計される。
【００２３】コンパイルされると、プログラムは、一つ
のＶＬＩＷ命令語として並列に実行できる単位命令の数
により定義された論理プロセッサを有する。一般に、Ｖ
ＬＩＷ命令語の長さは、前記ＶＬＩＷプロセッサと前記
プログラムとの両方の論理プロセッサを定義する。従っ
て、ＶＬＩＷプロセッサの機能ユニットの数は、適用で
きるＶＬＩＷ命令語の長さを規定する。別のプロセッサ
でコンパイルされたプログラムを走らせる時、所定のプ
ロセッサのＶＬＩＷ命令語の長さは、前記プログラムに
対応するＶＬＩＷ命令語の長さと異なることは良く知ら
れている。
【００２４】ＶＬＩＷプロセッサ１０の論理プロセッサ
の数が前記プログラムの論理プロセッサの数よりも大き
い場合は、ＶＬＩＷプロセッサ内の所定の機能ユニット
を停止させることによりＶＬＩＷプロセッサの論理プロ
セッサの数を減少させる。停止された機能ユニットは他
の動作にも利用可能であることは理解されよう。他方、
ＶＬＩＷプロセッサ１０の論理プロセッサの数が前記プ
ログラムの論理プロセッサの数よりも小さい場合は、前
記プログラムの有効ＶＬＩＷ命令語の長さは、前記プロ
グラム内の各ＶＬＩＷ命令語の一部分のみを実行するこ
とにより低減される。プログラム内のＶＬＩＷ命令語の
一部分は、全部のＶＬＩＷ命令語がフェッチされて実行
されるまで、ＶＬＩＷプロセッサ１０により順次フェッ
チされる。ある形態においては、前記プログラムのＶＬ
ＩＷ命令語は順次等しい長さのセグメントでフェッチさ
れ、最後にＶＬＩＷ命令語の半端な残りがフェッチされ
る。但し、説明されるように、前記半端な残りのフェッ
チシーケンスは、論理プロセッサの数が２の累乗で表現
されるときには存在しない。なぜなら、上記のように分
割されたＶＬＩＷ命令語は半端な残りをもたないからで
ある。
【００２５】図２において、プログラム２０は、ＶＬＩ
Ｗ命令語２２とプログラムの論理プロセッサの数の指示
２４とから成る。この例においては、指示２４はＬＯＰ
−Ｘでラベル付けされ、プログラムの論理プロセッサは
ここではＸにより表されている。プログラム２０の論理
プロセッサの数はＭであり、それはＶＬＩＷプロセッサ
により実行されるべき並列動作数を表すことに留意すべ
きである。符号２６は、ＶＬＩＷプロセッサ１０の論理
プロセッサの数を示し、ここではＬＯＰーＰでラベル付
けされ、その値はＬにより示される。ＬＯＰーＸとＬＯ
ＰーＰとは、判断ブロック３２により示されるように、
並列処理整合部３０のＬＯＰ比較ユニット２８で比較さ
れる。もしもＭがＬよりも大きければ、不定ＬＯＰモー
ド制御部３４が起動され、フェッチ部３６によりＶＬＩ
Ｗ命令語２２から単位命令が取り出される。現在の論理
プロセッサの数の指示ＬＯＰーＣが符号３８で示される
ようにＬに設定される。それ以後、不定ＬＯＰモード制
御部３４はＶＬＩＷ命令語２２の一部分、つまり単位命
令を順次読み取る。これはそのＶＬＩＷ命令語をＬのＱ
倍に分割することにより達成される。もしも残留単位命
令があれば、この残留単位命令は最後に実行される。Ｖ
ＬＩＷ命令語の残留部分が実行されるようにＬＯＰーＣ
はＲに設定されることは理解されよう。
【００２６】もしもＭがＬよりも小さければ、Ｍ個の機
能ユニット４０はＶＬＩＷプロセッサ１０で起動され、
（Ｌ−Ｍ）個の機能ユニットは停止される。故に、ＶＬ
ＩＷプロセッサとプログラムの論理プロセッサの数が整
合し、後述する不整合問題がなくなる。
【００２７】図３において、従来のＶＬＩＷプロセッサ
は、３つの整数ユニット（ＩＵ）４２、４４、４６と、
２つの浮動小数点ユニット（ＦＰＵ）４８、５０と、２
つのメモリユニット（ＭＵ）５２、５４と、１つのシー
ケンス制御ユニット（ＳＣＵ）５６とを含む。前記整数
ユニットは、整数加算や論理積などの整数計算および論
理演算を行う。前記浮動小数点ユニットは、浮動小数点
加算および乗算などの浮動小数点演算を行う。前記メモ
リユニットは、ロードや記憶などのメモリアクセス動作
を行う。最後に、前記シーケンス制御ユニットは、ブラ
ンチ動作を行う。前記整数ユニット、前記浮動小数点ユ
ニット、及び前記メモリユニットは、レジスタを含むレ
ジスタファイル５８を共有することに留意すべきであ
る。
【００２８】このＶＬＩＷプロセッサのＶＬＩＷ命令語
は、ｆ０からｆ７までに対応する８つの命令フィールド
６０、６２、６４、６６、６８、７０、７２、７４から
成る。命令フィールドｆ０、ｆ１、ｆ２は前記整数ユニ
ットの動作を各々制御する。命令フィールドｆ３とｆ４
は前記浮動小数点ユニットの動作を各々制御する。命令
フィールドｆ５とｆ６は前記メモリユニットの動作を制
御する。また、命令フィールドｆ７はシーケンス制御ユ
ニットの動作を制御する。
【００２９】図３のＶＬＩＷプロセッサは並行して８つ
の動作まで実行できる。図３に示すように、従来のＶＬ
ＩＷプロセッサのＶＬＩＷ命令語の各命令フィールド
は、ＶＬＩＷプロセッサ内に実装された複数の機能ユニ
ットに対応し、そしてその機能ユニットは必ずしも同種
類のものである必要はない。一旦、ＶＬＩＷプロセッサ
がある種類の一定数の機能ユニットで実装されると、コ
ンピュータや半導体技術の進歩に追い付くためにそれら
の数や機能性を後で変更することは非常に困難である。
機能ユニットの数や機能性に関するいかなる変更もプロ
グラムの全ての完全な再コンパイルを必要とする。これ
は明かに不都合である。
【００３０】図４は、従来のＶＬＩＷプロセッサと、こ
の発明に係るＶＬＩＷプロセッサの動作を説明するため
に、プログラミング言語Ｃで書かれたプログラム断片の
ソースコードを示す。
【００３１】図５は、図９に列挙された命令語を用い
て、図４のプログラム断片から翻訳されたアッセンブリ
コードである。このコードにおいて、「＃ｘｙｚ」はレ
ジスタを示し、変数ｘｙｚの値を保持する。簡単にする
ために、異なる変数の全てが異なるレジスタ内に記憶で
きるほど多くのレジスタがあると仮定する。
【００３２】図６は、図５に示すアッセンブリコードの
各命令の基本ブロック、タイプ、及びデータ依存性を示
す。基本ブロックは、最後に位置したものを除いて、い
かなる分岐命令も含まない命令の順序ブロックである。
図７は、基本ブロック間の関係を示す。各基本ブロック
は符号１００、１０２、１０４、１０６、１０８、１１
０が付されている。Ｂー１とラベル付けされた基本ブロ
ック１００は、命令０１と０２を含む。Ｂー２とラベル
付けされた基本ブロック１０２は、命令０３を含む。Ｂ
ー３とラベル付けされた基本ブロック１０４は、命令０
４と０５を含む。Ｂー４とラベル付けされた基本ブロッ
ク１０６は、命令０６から４５までを含む。Ｂー５とラ
ベル付けされた基本ブロック１０８は、命令４６から４
８までを含む。最後に、Ｂー６とラベル付けされた基本
ブロック１１０は、命令４９を含む。基本ブロック１０
０からの矢印１１１と１１２は、基本ブロック１０２へ
の順次実行路と、基本ブロック１１０への分岐路を各々
示す。これらの経路の何れかが、条件付分岐命令０２に
よる条件判断の結果により決められる。矢印１１３は、
実行が基本ブロック１０２から基本ブロック１０４へ無
条件に進むことを示す。矢印１１４と１１５は基本ブロ
ック１０６への順次実行路と基本ブロック１０８への分
岐路を各々示す。それらの経路のいずれかが、条件付分
岐命令０５による条件判断の結果により決められる。基
本ブロック１０６から基本ブロック１０４への矢印１１
６は、分岐命令４５により分岐される無条件分岐路を示
す。基本ブロック１０８から基本ブロック１１０への矢
印１１７は順次実行路を示す。これらの矢印は制御の流
れに関する基本ブロックの実行順序を決定し、上記制御
の流れは分岐命令により規定される。
【００３３】最後に位置するものを除いていかなる分岐
命令も含まない基本ブロックの範囲内で、命令のデータ
依存性がチェックされ、これらの命令が並列に実行でき
るかどうかを検査する。一般に、２つの命令間に３つの
タイプのデータ依存性がある。次の命令シーケンスを考
えてみよう。 （Ａ） ａｄｄ ｒ１、ｒ２、ｒ３ （Ｂ） ａｄｄ ｒ４、ｒ５、ｒ１ （Ｃ） ａｄｄ ｒ２、ｒ６、ｒ７ （Ｄ） ａｄｄ ｒ２、ｒ２、ｒ９
【００３４】データ依存性の第１のタイプは、命令によ
り記憶された値がある他の命令で使用されるときに生ず
るものである。この依存性は命令（Ａ）と（Ｂ）間に見
つけられる。命令（Ａ）はレジスタｒ２とｒ３内に記憶
された２つの値を加えて、その結果をレジスタｒ１に記
憶し、前記レジスタｒ１は命令（Ｂ）により使用され
る。この依存関係のため、前記命令（Ｂ）は命令（Ａ）
の後に実行されなければならない。
【００３５】データ依存性の第２のタイプは、値がある
他の命令で使用された後に命令により重ね書きされると
きに生ずるものである。この依存性は命令（Ａ）と
（Ｃ）間に見つけられる。その命令（Ｃ）は、命令
（Ａ）がレジスタｒ２内の値を使用した後にｒ２へ値を
記憶する。この依存性のため、その命令（Ａ）は命令
（Ｃ）に先行しなければならない。
【００３６】データ依存性の第３のタイプは、値がある
他の命令により書かれた後に命令により重ね書きされる
とき生ずるものである。この依存性は命令（Ｃ）と
（Ｄ）間に見つけられる。命令（Ｄ）は、命令（Ｃ）が
同じレジスタｒ２内に値を記憶した後にｒ２に値を記憶
する。この依存関係のため、命令（Ｃ）は命令（Ｄ）に
先行しなければならない。
【００３７】図５に示されるアッセンブリコードにおい
ては、各命令の間には第１のタイプのデータ依存性しか
存在しない。
【００３８】図８は、図５のアッセンブリコードの依存
性グラフを示し、上位ノードの命令は、上位ノードの命
令に依存する下位ノードの命令の前に実行されなければ
ならない。この指向グラフにおいて、表される各ノード
の番号は命令を識別する番号である。故に、そのグラフ
は命令の実行順序を指定する。幾つかの命令、即ち命令
０６、１６、３３及び３８が並列に実行できることが分
かる。命令０８、１０、１２、１４及び１８は独立して
いるので、それらもまた並列に実行できる。故に、この
グラフは命令の並列実行の可能性を示す。
【００３９】図９は、図５で使用された命令を要約す
る。図９に示された命令のリストは、図５で使用された
命令のみを含み、そして要約された命令は整数命令、浮
動小数点命令、メモリ命令、及びシーケンス制御命令を
記述していることに留意すべきである。
【００４０】図１０は、図３に示されるＶＬＩＷプロセ
ッサのような、従来のＶＬＩＷプロセッサのための図５
のアッセンブリコードから発生されたプログラム（の行
番号）を示す。それは、並列に実行できる８つの命令ま
でＶＬＩＷ命令語にパックすることにより発生される。
同図において「−」はＮＯＰ（No Operation）、つまり
無動作を示すことに留意すべきである。
【００４１】ＮＯＰで占有されるフィールドの数は、プ
ログラムのサイズだけでなく、ＶＬＩＷプロセッサの効
率にも大いに影響を及ぼす。並列処理が豊富なプログラ
ムは、少数のＮＯＰフィールドを含む小さなプログラム
にコンパイルされることが予想される。他方、並列処理
が豊富でないプログラムは、多数のＮＯＰフィールドを
含む大きな非高率なプログラムにコンパイルされること
が予想される。前記コード変換の効率は、プログラムの
並列処理を検出するコンパイラの能力によっても非常に
影響を受ける。
【００４２】ＶＬＩＷ命令語のフォーマットが機能ユニ
ットに関するＶＬＩＷプロセッサの内部構造を直接的に
反映するので、異なる構造を有するＶＬＩＷプロセッサ
に同じＶＬＩＷ命令語を使用することは非常に難しい、
そして可能であっても非常に非効率的である。従って、
異なるＶＬＩＷプロセッサの間でオブジェクトレベルの
コードの互換性を保つことはほとんど不可能であり、異
なるアプリケーションを必要とする。
【００４３】以下は、従来のＶＬＩＷプロセッサにまつ
わる問題を列挙する。第１に、ＶＬＩＷプロセッサは並
列処理量が異なる広範囲のプログラムを効率的に支持で
きない。第２に、ＶＬＩＷコンパイラは、ＶＬＩＷ命令
語内に少数のＮＯＰフィールドを含む品質コードを生成
するために精巧であるが、時間のかかる技術を使用しな
ければならないので、大規模で、且つ非常に複雑となる
傾向がある。第３に、ＶＬＩＷプロセッサ内の機能ユニ
ットのいかなる変更もプログラムの全ての完全な再コン
パイルを必要とする。最後に、異なるＶＬＩＷプロセッ
サの導入のために同じＶＬＩＷ命令語セットを使用する
ことは非常に難しく、そして非効率的である。従って、
従来のＶＬＩＷプロセッサのアーキテクチャは、スケー
ラブルではない。
【００４４】従来のＶＬＩＷプロセッサの欠点を解消す
るために、この発明は、機能ユニットに関して異なるプ
ロセッサの導入を可能にする新しいスケーラブルなＶＬ
ＩＷプロセッサのアーキテクチャに関するものである。
【００４５】図１１は、この発明に係るＶＬＩＷプロセ
ッサ、即ち図１及び図２のＶＬＩＷプロセッサを示すブ
ロック図である。ＶＬＩＷプロセッサ１０はＦＵ０から
ＦＵ７までラベル付けした８つの同じユニットを有する
機能ユニット１２０を含む。一般に、機能ユニットの数
は何個でも良い。ＶＬＩＷプロセッサ１０は、命令バッ
ファ（ＩＢＵＦ）１２２を含み、それは命令レジスタ
（ＩＲ）１２４に接続され、さらに命令レジスタ１２４
は命令デコーダ（ＩＤＥＣ）１２６に接続される。この
命令デコーダ１２６は、ＶＬＩＷプロセッサ１０内の種
々のブロックに、ライン１３０を通じてレジスタファイ
ル（ＲＦ）１２８に結合されたレジスタアドレスを含む
コントロール情報を提供する。命令デコーダ１２６は、
機能ユニットにより実行されるべき動作のタイプを表す
コントロール情報もライン１３２を通じて供給する。
【００４６】また、命令デコーダ１２６は、ライン１３
４を通じてシーケンス制御部（ＳＣＵ）１３６に信号を
出力し、命令フェッチ部１３８の命令フェッチ動作を制
御する。適切なアドレスをメモリ１４２に供給すること
により、命令がメモリ１４２からメモリ制御部（ＭＣ
Ｕ）１４０を介して取り出される。それが、命令バッフ
ァ１２２へのメモリ１４２の読み出しである。メモリ制
御部１４０は、メモリ１４２からデータを取り出して、
このデータをレジスタファイル１２８内のレジスタに記
憶するためにも使用される。更に、メモリ制御部１４０
は、レジスタファイル１２８内のレジスタからのデータ
をメモリ１４２に記憶するために使用される。
【００４７】図１２は、図１１に示されるＶＬＩＷプロ
セッサのためのＶＬＩＷ命令語のフォーマットを示す。
それはｆ０からｆ７により指示される８つの命令フィー
ルド１５０、１５２、１５４、１５６、１５８、１６
０、１６２及び１６４から成る。各命令フィールドは、
機能ユニットの一つで実行すべき動作を指定する一つの
単位命令以外を保持する。各命令フィールドが特定の種
類の機能ユニットにおける特定の動作に決められる従来
のＶＬＩＷ命令語と違って、この発明のＶＬＩＷ命令語
はいろいろな単位命令をいずれの命令フィールドにも配
置できるようにする。
【００４８】ＶＬＩＷプロセッサのアーキテクチャの一
部として定義されるＶＬＩＷ命令語は、Ｎ個の命令フィ
ールドから成り、各々が一つの単位命令を含む。前記単
位命令は、演算および論理命令などの、従来の順次処理
プロセッサ、即ち、非並列処理プロセッサで使用される
伝統的な命令の一つ、またはＶＬＩＷプロセッサのアー
キテクチャのために新たに定義された特別な命令の一つ
である。
【００４９】一般に、Ｎ個の命令フィールドを有するＶ
ＬＩＷ命令語はＮ長命令と呼ばれ、Ｎ長命令のセットは
Ｎ長命令セットと呼ばれる。Ｎ長命令内に含まれるＮ個
の単位命令は資源アクセス（例えば、レジスタやメモリ
のアクセス）に関していかなる相互依存性をも持たない
ので、それらは並列に実行できる。図１２で示されたＶ
ＬＩＷ命令語は８長命令である。
【００５０】ＶＬＩＷプロセッサ１０は、（８−ｋ）個
の機能ユニットを停止することによりｋ個の機能ユニッ
トを使用することができる。但し、０＜ｋ≦８の関係が
ある。図１３（ａ）〜（ｄ）は、実行すべき単位命令１
７０の数により８、４、２及び１個の機能ユニットを各
々組込む機能ユニット１２０の４つの構成を示す。機能
ユニットの数は、８つの機能ユニットからなるオリジナ
ルセットから０、４、６及び７個の機能ユニットを停止
することによる一実施例で得られる。
【００５１】この発明の一実施例において、並列に単位
命令により各々実行できる動作数に等しい並列処理の
数、つまり論理プロセッサの数は、ＶＬＩＷプロセッサ
と、ＶＬＩＷ命令語から成るコンパイルされたプログラ
ムのために規定される。前記ＶＬＩＷプロセッサは、自
己の論理プロセッサの数を前記プログラムの論理プロセ
ッサの数に一致させる。
【００５２】Ｎ長命令セットを実行できるＶＬＩＷプロ
セッサは論理プロセッサの数がＮ（ＬＯＰ＝Ｎ）を有す
ると言われる、つまりそのＶＬＩＷプロセッサはＮ長命
令内のＮ個の単位命令により指定されるＮ個の動作を並
列に実行できる。Ｎ個の論理プロセッサを有するＶＬＩ
Ｗプロセッサは、各々がＮ長命令の一つの命令フィール
ドにより指定される一つの単位命令を実行できるＮ個の
機能ユニットを持つ。Ｎ個の機能ユニットの各々は、Ｎ
個の機能ユニットの全てが命令フェッチ部、シーケンス
制御部、レジスタファイル、及びメモリ制御部を共用す
ることを除いて、従来の順次処理プロセッサ内の独立Ｃ
ＰＵ（中央処理装置）のように動作する。
【００５３】並列処理の数は、コンパイルされたプログ
ラムのためにも定義される。Ｎ個の論理プロセッサ（Ｌ
ＯＰ＝Ｎ）を有するプログラムは、Ｎ長命令としてＮ個
の単位命令のシーケンスを実行することにより達成でき
る。ＶＬＩＷコンパイラが元のプログラムをＮ個の論理
プロセッサを有するプログラムにコンパイルする時、Ｎ
長命令として取り出されるシーケンスにおけるＮ個の単
位命令は資源アクセスに関して何の相互依存性も持たな
いので、それらが並列に実行できることを保証する。
【００５４】本発明において、ＬＯＰ命令と呼ばれる命
令は、プログラムの並列処理のレベル、つまり数を指示
するために定義される。それがＶＬＩＷプロセッサ内で
実行されると、ＶＬＩＷプロセッサの並列処理整合機構
はプログラムの並列処理の数（ＬＯＰ）で並列処理の数
（ＬＯＰ）を調整する。
【００５５】図１４において、前記並列処理整合機構の
動作を表すフローチャートを示す。前記並列処理整合機
構の動作はステップ１８０で開始し、ステップ１８２に
おいてプログラムの論理プロセッサの数（ＬＯＰ−Ｘ＝
Ｍ）を取得する。ＶＬＩＷプロセッサの論理プロセッサ
の数（ＬＯＰ−Ｐ＝Ｌ）はステップ１８４で得られ、プ
ログラムとＶＬＩＷプロセッサの論理プロセッサの数は
ステップ１８８の判断ブロックを介してステップ１８６
で比較される。もしもＭがＬに等しければ、不定ＬＯＰ
モードはステップ１９０でオフに切り換えられる。もし
もＭがＬよりも小さければ、ＶＬＩＷプロセッサの現在
の論理プロセッサの数はステップ１９８でＭに設定され
る。ステップ２００において、（Ｌ−Ｍ）個の機能ユニ
ットを停止して、同様にステップ１９０において不定Ｌ
ＯＰモードをオフに切り換える。もしもＭがＬよりも大
きければ、現在の論理プロセッサの数はステップ１９２
においてＬに設定される。それ以後、不定ＬＯＰモード
はステップ１９４においてオンに切り換えられて、不定
ＬＯＰモード制御部はステップ１９６において起動され
る。前記不定ＬＯＰモードは、ＶＬＩＷプロセッサがプ
ログラムから一部のＶＬＩＷ命令を取り出す特別のモー
ドである。
【００５６】一例として、ＶＬＩＷプロセッサの論理プ
ロセッサの数がＬであり、プログラムの論理プロセッサ
の数がＭである場合、もしＬ＝Ｍであるならば、ＶＬＩ
ＷプロセッサはＭ個の機能ユニットでＭ長命令を実行す
る準備ができているので、何の動作もとられない。もし
Ｌ＞Ｍであるならば、ＶＬＩＷプロセッサは（ＬーＭ）
個の機能ユニットを停止することによりその論理プロセ
ッサの数を減少させて、プログラムの論理プロセッサの
数に一致させる。
【００５７】もしＬ＜Ｍであるならば、ＶＬＩＷプロセ
ッサは自分の論理プロセッサの数を変更しないが、その
実行モードを不定ＬＯＰモードと呼ばれる特別のモード
に設定する。そのモードでＶＬＩＷプロセッサはＭ長命
令の実行を完了するためにＱ回のＬ長命令と１回のＲ長
命令とを実行する。ここで、Ｍ＝Ｌ×Ｑ＋Ｒである。但
し、Ｑ＞０、０≦Ｒ＜Ｌである。ＶＬＩＷプロセッサが
最後のＲ長命令を実行するときは、（ＬーＲ）個の機能
ユニットを停止することによりＶＬＩＷプロセッサの論
理プロセッサの数をＲに減少させる。Ｍ長命令内のＭ個
の単位命令はいかなる相互依存性も持たないので、Ｍ長
命令内のＬ個、またはＲ個の単位命令は並列に実行でき
る。故にＭ長命令を実行するこの方法は何の問題も起こ
さない。
【００５８】図１５は、不定ＬＯＰモードの動作を示す
図である。ステップ２０２から始まって、コードの終了
はステップ２０４でチェックされる。もしも前記コード
の終了がステップ２０４で検出されるならば、その動作
はステップ２０６で終了する。もしそうでなければ、Ｍ
長命令はステップ２０８で取り出されて実行される。Ｍ
長命令の取り出しと実行は、前記コードの終了がステッ
プ２０４で検出されるまで繰り返される。
【００５９】Ｍ長命令取り出しと実行ブロック２０８
で、ＭをＬで割ることにより得られた商Ｑは、ステップ
２１０において「ｉ」に割り当てられる。判断ステップ
２１２では、ｉの値がゼロに等しいかどうかをチェック
する。もしそうでなければ、Ｌ個の単位命令はステップ
２１４で取り出されて、ステップ２１６で実行される。
ｉの値はステップ２１８で１だけ減算されて、判断ステ
ップ２１２に戻る。もしｉの値がステップ２１２でゼロ
であることが分かれば、ＭをＬで割ることにより得られ
た余りであるＲの値は、ステップ２２０でチェックされ
る。もし余りＲがゼロであるならば、Ｍ長命令取り出し
と実行ブロック２０８は終了する。もし余りＲがゼロに
等しくなければ、現在のＬＯＰであるＬＯＰーＣ、つま
り論理プロセッサの数は、ステップ２２２においてＲに
設定される。次に、Ｒ個の単位命令はステップ２２４で
取り出されて、ステップ２２６で実行される。ステップ
２２６でのＲ個の単位命令の実行後、現在のＬＯＰはス
テップ２２８においてＬに戻るように設定され、Ｍ長命
令取り出しと実行ブロック２０８は終了する。
【００６０】一実施例では、プログラムのＬＯＰは、そ
のフォーマットが整合ｌｏｐである、整合（match）命
令と呼ばれる特別の命令によりＶＬＩＷプロセッサに転
送される。
【００６１】ＶＬＩＷプロセッサのこの整合命令の実行
は、並列処理整合機構を起動し、自身のＬＯＰ、つまり
論理プロセッサの数を、前記整合命令のオペランドによ
り規定されるプログラムのＬＯＰ、つまり論理プロセッ
サの数に調整する。
【００６２】図１６は、並列処理整合機構と不定ＬＯＰ
モード制御部の一形態をハードウェアで示す。ＩＲとラ
ベル付けされた命令レジスタ１２４は、その値がこの例
ではＭであるプログラムのＬＯＰを保持する。例えば、
そのオペランドとしてプログラムのＬＯＰを有する上述
の整合命令は命令レジスタ１２４内に記憶される。ＶＬ
ＩＷプロセッサのＬＯＰは、ＬＯＰーＰとラベル付けさ
れたレジスタ２３０内に記憶される。ＶＬＩＷプロセッ
サのＬＯＰの値はこの例においてはＬである。命令レジ
スタ１２４とＬＯＰーＰレジスタ２３０とはライン２５
４と２５６とを介してコンパレータ２３２に各々接続さ
れる。このコンパレータ２３２はプログラムのＬＯＰと
ＶＬＩＷプロセッサのＬＯＰとを比較する。コンパレー
タ２３２の出力は、もしＭがＬよりも大きければ、ライ
ン２５８を介して不定ＬＯＰモードフラグＩＬＭ２３４
をオンに切り換える。コンパレータ２３２で生成された
現在のＬＯＰ値はライン２６０を介してＬＯＰーＣレジ
スタ２３６内に記憶される。ＬＯＰーＣレジスタ２３６
内に記憶された値はライン２６２を介して起動デコーダ
（ＡＤＥＣ）２３８に送られる。この起動デコーダ２３
８は機能ユニットの起動信号を発生し、それらをライン
２６４を介して機能ユニット起動レジスタ（ＦＵＡＲ）
２４０に送る。前記起動レジスタ２４０からの起動信号
は、ライン２６６、２６８、２７０、２７２、２７４、
２７６、２７８及び２８０を介して機能ユニット１２０
を制御する。
【００６３】ＬＯＰーＰレジスタ２３０は、ライン２５
６を介してＬＯＰーＣレジスタ２３６に接続される。レ
ジスタ２３０内に記憶されたＶＬＩＷプロセッサのオリ
ジナルＬＯＰがＬＯＰーＣレジスタ２３６にコピーされ
る。このコピーは、ＶＬＩＷ命令語の残留部分が不定Ｌ
ＯＰモードシーケンス内で取り出されて実行された後に
行われる。
【００６４】命令レジスタ１２４とＬＯＰーＰレジスタ
２３０とはライン２５４と２５６とを介して除算器（Ｑ
Ｒ）２４２にも各々接続される。この除算器２４２は、
ＭをＬで割ることにより商Ｑと余りＲとを計算し、ライ
ン２８２と２８４とを介して商レジスタ（ＱＲ）２４６
と余りレジスタ（ＲＲ）２４８に商Ｑと余りＲを各々送
る。除算器２４２で計算された商Ｑは、ライン２８２を
介してＬレジスタ（ＬＲ）２４４内にも記憶される。こ
のＬレジスタ２４４は、取り出すべきＶＬＩＷ命令語の
部分の数を保持するために使用される。ＶＬＩＷ命令が
プログラムから取り出される度に、商レジスタ２４６か
ら商ＱがＬレジスタ２４４内にライン２８６を介して記
憶される。Ｌレジスタ２４４は、Ｌレジスタ２４４の値
が１だけ減算される減算器（ＤＥＣＲ）２５０にライン
２９０を介して接続される。減算器２５０はその更新さ
れたカウント値を記憶するためにライン２９２を介して
Ｌレジスタ２４４に接続される。Ｌレジスタ２４４は、
Ｌレジスタ２４４のカウント値がゼロか否かをチェック
するゼロチェッカ（ＺＥＲＯ）２５２にも２９０を介し
て接続される。
【００６５】余りレジスタ２４８は、ライン２８８を介
してゼロチェッカ（ＺＥＲＯ）２５４とＬＯＰーＣレジ
スタ２３６に接続される。Ｌレジスタ２４４内のカウン
ト値がゼロになり、これがゼロチェッカ２５２で検出さ
れると、余りレジスタ２４８内の値は、それがゼロチェ
ッカ２５４においてゼロであるかどうかを確認するため
にチェックされる。もし余りレジスタ２４８がゼロでな
い所定の値を保持するならば、その値はライン２８８を
介してＬＯＰーＣレジスタ２３６内に記憶されるので、
ＶＬＩＷ命令の最後の部分は実行のためにプログラムか
ら取り出すことができる。
【００６６】図１７は、プログラム２０の論理プロセッ
サの数（ＬＯＰ）が８で、ＶＬＩＷプロセッサ１０の論
理プロセッサの数（ＬＯＰ）が３である不定ＬＯＰモー
ドの場合を示す。ＶＬＩＷ命令２２はｆ０からｆ７まで
ラベル付けされた８つの命令フィールドを有する。ＶＬ
ＩＷプロセッサ１０のＬＯＰはプログラム２０のＬＯＰ
よりも小さいので、ＶＬＩＷプロセッサ１０はＶＬＩＷ
命令２２を３つに分割することによりＶＬＩＷ命令２２
を取り出して実行する。第１の部分は命令フィールドｆ
０からｆ２までの３つの単位命令から成り、第２の部分
は命令フィールドｆ３からｆ５までの３つの単位命令か
ら成り、そして最後の部分は命令フィールドｆ６及びｆ
７の２つの単位命令から成る。これらの部分はＶＬＩＷ
プロセッサ１０内で順次取り出されて実行される。
【００６７】論理プロセッサの数（ＬＯＰ）がＶＬＩＷ
プロセッサのＬＯＰよりも大きいプログラムは、ＶＬＩ
ＷコンパイラによりＶＬＩＷプロセッサのＬＯＰに等し
く容易に変換できる。この変換は、ＶＬＩＷプロセッサ
の不定ＬＯＰモードが必ずしも効率的でないので、実行
能力に関して時には望ましい。
【００６８】図１８は、前記のような変換を示す。同図
において、ＶＬＩＷプロセッサは３のＬＯＰを有し、プ
ログラムは８のＬＯＰを有する。プログラムは２つの８
長命令２６０と２６２から成る。８長命令２６０はａ０
からａ７までの８つの単位命令を含み、８長命令２６２
はｂ０からｂ７までの８つの単位命令を含む。各８長命
令を３つの３長命令に変換することによりプログラムが
３のＬＯＰを有するものに変換される。８長命令２６０
は３つの３長命令２６４、２６６及び２６８に、そして
８長命令２６２は３つの３長命令２７０、２７２及び２
７４に変換される。完全な３長命令を作るために、ＮＯ
Ｐ単位命令が３長命令２６８と２７４内に挿入される。
【００６９】上述の一般的な場合は、複雑な命令実行機
構を必要とする。この命令実行機構を簡単にするため
に、ＶＬＩＷプロセッサの並列処理のレベル、つまり論
理プロセッサの数Ｌと、プログラムの並列処理のレベ
ル、つまり論理プロセッサの数Ｍとは２の累乗として選
ばれる。すなわち、Ｌ、Ｍ＝１、２、４、８、・・・。
従って、Ｌ＜Ｍに対して、Ｍ＝Ｌ×Ｑ＋Ｒ、ここでＲ＝
０、つまり、ＶＬＩＷプロセッサはＭ長命令を完了する
ためにＱ個のＬ長命令を実行する。プログラムのＭ長命
令のシーケンスが、いかなる特別の動作も要求すること
無く、Ｍ長命令についてＱ個のＬ長命令であるＬ長命令
のシーケンスとして単純に解読できるので、前記のスキ
ーム、つまり論理プロセッサの数（ＬＯＰ）が２の累乗
に選ばれた機構は、命令実行で残留部分のための特別な
動作を取るための不定ＬＯＰモードを本質的に無くす。
【００７０】図１９は、プログラム２０のＬＯＰが８で
あり、ＶＬＩＷプロセッサ１０のＬＯＰが４である不定
ＬＯＰモードの場合の様子を示す。プログラム２０内の
ＶＬＩＷ命令２２はｆ０からｆ７までラベル付けされた
８つの命令フィールドから成る。ＶＬＩＷプロセッサ１
０のＬＯＰはプログラム２０のＬＯＰよりも小さいの
で、ＶＬＩＷプロセッサ１０はＶＬＩＷ命令２２の２つ
の部分を順次に取り出す。この場合、取り出す必要があ
る残留部分がないことに留意すべきである。
【００７１】図２０は、ＬＯＰ＝８を有するプログラム
からＬＯＰ＝４を有するものとＬＯＰ＝２を有するもの
への変換を示す。プログラムは２つの８長命令２６０と
２６２とから成り、それらは図１８と同様の命令であ
る。８長命令２６０と２６２とは、４つの４長命令２８
０、２８２、２８４及び２８６と、８つの２長命令２９
０、２９２、２９４、２９６、２９８、３００、３０２
及び３０４とに変換される。全てのＬＯＰは２の累乗で
あるので、図１８のように考慮すべき残留部分は存在し
ない。各変換は単に単位命令のシーケンスの異なる解読
でしかない。
【００７２】図２１は、本発明に係るＬＯＰ＝４を有す
るＶＬＩＷプロセッサのための図５のアッセンブリコー
ドから得られるプログラムの各ステップを示す。プログ
ラムは０１から１７までの１７個の４長命令から成る。
図７のブロック１０６に包含される４０個の単位命令は
０６から４５までの１０個の４長命令にパックされるこ
とに留意すべきである。
【００７３】従って、ＬＯＰ命令内に組み込まれた並列
処理のレベル、つまり論理プロセッサの数とＶＬＩＷプ
ロセッサ内の並列処理整合機構とで、プログラムは並列
処理の異なるレベル、つまり異なる論理プロセッサの数
を有する別のＶＬＩＷプロセッサで実行できる。逆に、
並列処理の異なるレベル、つまり異なる論理プロセッサ
の数を有する別のプログラムはＶＬＩＷプロセッサで実
行できる。
【００７４】本発明の幾つかの形態を説明してきたが、
修正や変形が本発明の範囲内で実施可能であることは当
業者には想起されよう。故に、本願発明は特許請求の範
囲に記載に制限されるものではない。
【００７５】
【発明の効果】この発明に係るＶＬＩＷプロセッサは、
以上説明したとおり、コンパイルされたプログラムに組
み込まれたＶＬＩＷ命令の並列処理のための機能ユニッ
トを有するＶＬＩＷプロセッサにおいて、前記ＶＬＩＷ
プロセッサの並列処理のレベルを規定する手段と、前記
プログラムの並列処理のレベルを規定する手段と、前記
ＶＬＩＷプロセッサの並列処理のレベルが前記プログラ
ムのものを超えるときは、前記ＶＬＩＷプロセッサの並
列処理のレベルと等価である前記機能ユニットのうち所
定の数を停止し前記ＶＬＩＷプロセッサの並列処理のレ
ベルを前記プログラムのものと一致させる手段と、前記
ＶＬＩＷプロセッサの並列処理のレベルが前記プログラ
ムのものよりも小さいときは、前記ＶＬＩＷプロセッサ
の機能ユニット毎に前記プログラムの一部分を順次読み
出し、前記ＶＬＩＷプロセッサと前記プログラムの並列
処理のレベルを一致させる手段とを備えたので、並列処
理の効率を向上することができるという効果を奏する。
【００７６】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記プログラムが、固定長命
令を有するので、並列処理の効率を向上することができ
るという効果を奏する。
【００７７】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記ＶＬＩＷプロセッサに読
み出された前記プログラムの一部分の長さが、前記ＶＬ
ＩＷプロセッサが命令として扱うことができる動作数以
下であるので、並列処理の効率を向上することができる
という効果を奏する。
【００７８】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記並列処理のレベルが、動
作が並列に実行できるように相互に独立している動作数
に等しいので、並列処理の効率を向上することができる
という効果を奏する。
【００７９】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記ＶＬＩＷ命令が、いかな
る単位命令もとることができ、Ｎ長命令に対応し各々が
１つの単位命令を規定するＮ個の命令フィールドを有
し、前記ＶＬＩＷプロセッサは、Ｎ長命令内のＮ個の単
位命令により規定されるＮ個の動作を並列に実行し、そ
れにより並列処理を達成するための命令フィールドにい
かなる命令を割り当てても何の制限もないので、並列処
理の効率を向上することができるという効果を奏する。
【００８０】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記並列処理のレベルが、Ｎ
に等しいので、並列処理の効率を向上することができる
という効果を奏する。
【００８１】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記プログラムが、並列処理
のレベルＮを有し、前記プログラムの一部分を順次読み
出す手段は、Ｎ単位命令のシーケンスを実行する手段を
含むので、並列処理の効率を向上することができるとい
う効果を奏する。
【００８２】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記プログラムが、等分の部
分と残留部分とを有し、前記順次読み出し手段は、最初
に全ての等分の部分を読み出してから前記残留部分を読
み出す手段を含むので、並列処理の効率を向上すること
ができるという効果を奏する。
【００８３】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、前記ＶＬＩＷプロセッサと前
記プログラムの並列処理のレベルが、２の累乗であるの
で、並列処理の効率を向上することができるという効果
を奏する。
【００８４】また、この発明に係るＶＬＩＷプロセッサ
は、以上説明したとおり、コンパイルされたプログラム
に組み込まれたＶＬＩＷ命令の並列処理のための機能ユ
ニットを有するＶＬＩＷプロセッサにおいて、前記ＶＬ
ＩＷプロセッサの並列処理のレベルを規定する手段と、
前記プログラムの並列処理のレベルを規定する手段と、
前記ＶＬＩＷプロセッサの並列処理のレベルが前記プロ
グラムのものを超えるときは、前記ＶＬＩＷプロセッサ
の並列処理のレベルと等価である前記機能ユニットのう
ち所定の数を停止し前記ＶＬＩＷプロセッサの並列処理
のレベルを前記プログラムのものと一致させる手段とを
備えたので、並列処理の効率を向上することができると
いう効果を奏する。
【００８５】さらに、この発明に係るＶＬＩＷプロセッ
サは、以上説明したとおり、コンパイルされたプログラ
ムに組み込まれたＶＬＩＷ命令の並列処理のための機能
ユニットを有するＶＬＩＷプロセッサにおいて、前記Ｖ
ＬＩＷプロセッサの並列処理のレベルを規定する手段
と、前記プログラムの並列処理のレベルを規定する手段
と、前記ＶＬＩＷプロセッサの並列処理のレベルが前記
プログラムのものよりも小さいときは、前記ＶＬＩＷプ
ロセッサの機能ユニット毎に前記プログラムの一部分を
順次読み出し、前記ＶＬＩＷプロセッサと前記プログラ
ムの並列処理のレベルを一致させる手段とを備えたの
で、並列処理の効率を向上することができるという効果
を奏する。
【図面の簡単な説明】
【図１】 この発明に係るＶＬＩＷプロセッサのシステ
ムの概要を示す図である。
【図２】 この発明に係るＶＬＩＷプロセッサの構成を
示す図である。
【図３】 従来のＶＬＩＷプロセッサのためのＶＬＩＷ
命令語を示す図である。
【図４】 従来のＶＬＩＷプロセッサに係る簡易高速フ
ーリエ変換アルゴリズムをＣ言語で表したプログラムリ
ストを示す図である。
【図５】 図４のプログラムをコンパイルしたコードの
リストを示す図である。
【図６】 図４のプログラムをコンパイルした命令のタ
イプと依存性のリストを示す図である。
【図７】 図５のコンパイルされたコードの基本ブロッ
クの関係を示す図である。
【図８】 図５のコンパイルされた命令の全ての依存性
のグラフを示す図である。
【図９】 図５で使用された命令の注釈を示す図であ
る。
【図１０】 図５のコンパイルされた命令をＶＬＩＷ命
令にパックすることにより得られるＶＬＩＷ命令のリス
トを示す図である。
【図１１】 この発明に係るＶＬＩＷプロセッサの構成
を示す図である。
【図１２】 この発明に係るＶＬＩＷプロセッサのＶＬ
ＩＷ命令を示す図である。
【図１３】 この発明に係るＶＬＩＷプロセッサの概略
動作を示す図である。
【図１４】 この発明に係るＶＬＩＷプロセッサの動作
を示すフローチャートである。
【図１５】 この発明に係るＶＬＩＷプロセッサの不定
ＬＯＰモードの動作を示すフローチャートである。
【図１６】 この発明に係るＶＬＩＷプロセッサのハー
ドウェア構成を示するブロック図である。
【図１７】 この発明に係るＶＬＩＷプロセッサの動作
を説明するための図である。
【図１８】 この発明に係るＶＬＩＷプロセッサの動作
を説明するための図である。
【図１９】 この発明に係るＶＬＩＷプロセッサの動作
を説明するための図である。
【図２０】 この発明に係るＶＬＩＷプロセッサの動作
を説明するための図である。
【図２１】 この発明に係るＶＬＩＷプロセッサのため
のＶＬＩＷ命令のリストを示す図である。
【符号の説明】
１０ ＶＬＩＷプロセッサ、１２ 並列処理のレベル
（ＬＯＰ）、１４ ＬＯＰ比較ユニット、１６ コンパ
イルされたプログラム、１８ 並列処理のレベル（ＬＯ
Ｐ）、２２ ＶＬＩＷ命令。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595151497 201 ＢＲＯＡＤＷＡＹ， ＣＡＭＢＲＩ ＤＧＥ， ＭＡＳＳＡＣＨＵＳＥＴＴＳ 02139， Ｕ．Ｓ．Ａ.

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 コンパイルされたプログラムに組み込ま
    れたＶＬＩＷ命令の並列処理のための機能ユニットを有
    するＶＬＩＷプロセッサにおいて、 前記ＶＬＩＷプロセッサの並列処理のレベルを規定する
    手段と、 前記プログラムの並列処理のレベルを規定する手段と、 前記ＶＬＩＷプロセッサの並列処理のレベルが前記プロ
    グラムのものを超えるときは、前記ＶＬＩＷプロセッサ
    の並列処理のレベルと等価である前記機能ユニットのう
    ち所定の数を停止し前記ＶＬＩＷプロセッサの並列処理
    のレベルを前記プログラムのものと一致させる手段と、 前記ＶＬＩＷプロセッサの並列処理のレベルが前記プロ
    グラムのものよりも小さいときは、前記ＶＬＩＷプロセ
    ッサの機能ユニット毎に前記プログラムの一部分を順次
    読み出し、前記ＶＬＩＷプロセッサと前記プログラムの
    並列処理のレベルを一致させる手段とを備えたことを特
    徴とするＶＬＩＷプロセッサ。
  2. 【請求項２】 前記プログラムは、固定長命令を有する
    ことを特徴とする請求項１に記載のＶＬＩＷプロセッ
    サ。
  3. 【請求項３】 前記ＶＬＩＷプロセッサに読み出された
    前記プログラムの一部分の長さは、前記ＶＬＩＷプロセ
    ッサが命令として扱うことができる動作数以下であるこ
    とを特徴とする請求項２に記載のＶＬＩＷプロセッサ。
  4. 【請求項４】 前記並列処理のレベルは、動作が並列に
    実行できるように相互に独立している動作数に等しいこ
    とを特徴とする請求項２に記載のＶＬＩＷプロセッサ。
  5. 【請求項５】 前記ＶＬＩＷ命令は、いかなる単位命令
    もとることができ、Ｎ長命令に対応し各々が１つの単位
    命令を規定するＮ個の命令フィールドを有し、前記ＶＬ
    ＩＷプロセッサは、Ｎ長命令内のＮ個の単位命令により
    規定されるＮ個の動作を並列に実行し、それにより並列
    処理を達成するための命令フィールドにいかなる命令を
    割り当てても何の制限もないことを特徴とする請求項４
    に記載のＶＬＩＷプロセッサ。
  6. 【請求項６】 前記並列処理のレベルは、Ｎに等しいこ
    とを特徴とする請求項５に記載のＶＬＩＷプロセッサ。
  7. 【請求項７】 前記プログラムは、並列処理のレベルＮ
    を有し、前記プログラムの一部分を順次読み出す手段
    は、Ｎ単位命令のシーケンスを実行する手段を含むこと
    を特徴とする請求項６に記載のＶＬＩＷプロセッサ。
  8. 【請求項８】 前記プログラムは、等分の部分と残留部
    分とを有し、前記順次読み出し手段は、最初に全ての等
    分の部分を読み出してから前記残留部分を読み出す手段
    を含むことを特徴とする請求項６に記載のＶＬＩＷプロ
    セッサ。
  9. 【請求項９】 前記ＶＬＩＷプロセッサと前記プログラ
    ムの並列処理のレベルは、２の累乗であることを特徴と
    する請求項８に記載のＶＬＩＷプロセッサ。
  10. 【請求項１０】 コンパイルされたプログラムに組み込
    まれたＶＬＩＷ命令の並列処理のための機能ユニットを
    有するＶＬＩＷプロセッサにおいて、 前記ＶＬＩＷプロセッサの並列処理のレベルを規定する
    手段と、 前記プログラムの並列処理のレベルを規定する手段と、 前記ＶＬＩＷプロセッサの並列処理のレベルが前記プロ
    グラムのものを超えるときは、前記ＶＬＩＷプロセッサ
    の並列処理のレベルと等価である前記機能ユニットのう
    ち所定の数を停止し前記ＶＬＩＷプロセッサの並列処理
    のレベルを前記プログラムのものと一致させる手段とを
    備えたことを特徴とするＶＬＩＷプロセッサ。
  11. 【請求項１１】 コンパイルされたプログラムに組み込
    まれたＶＬＩＷ命令の並列処理のための機能ユニットを
    有するＶＬＩＷプロセッサにおいて、 前記ＶＬＩＷプロセッサの並列処理のレベルを規定する
    手段と、 前記プログラムの並列処理のレベルを規定する手段と、 前記ＶＬＩＷプロセッサの並列処理のレベルが前記プロ
    グラムのものよりも小さいときは、前記ＶＬＩＷプロセ
    ッサの機能ユニット毎に前記プログラムの一部分を順次
    読み出し、前記ＶＬＩＷプロセッサと前記プログラムの
    並列処理のレベルを一致させる手段とを備えたことを特
    徴とするＶＬＩＷプロセッサ。
JP7314333A 1994-12-09 1995-12-01 Ｖｌｉｗプロセッサ Pending JPH08241200A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323982A (ja) * 2001-04-25 2002-11-08 Fujitsu Ltd 命令処理方法
JP2009116458A (ja) * 2007-11-02 2009-05-28 Mitsubishi Electric Corp 信号処理プロセッサ

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325658B1 (ko) * 1995-03-17 2002-08-08 가부시끼가이샤 히다치 세이사꾸쇼 프로세서
US5669001A (en) * 1995-03-23 1997-09-16 International Business Machines Corporation Object code compatible representation of very long instruction word programs
US5774737A (en) * 1995-10-13 1998-06-30 Matsushita Electric Industrial Co., Ltd. Variable word length very long instruction word instruction processor with word length register or instruction number register
US5870576A (en) * 1996-12-16 1999-02-09 Hewlett-Packard Company Method and apparatus for storing and expanding variable-length program instructions upon detection of a miss condition within an instruction cache containing pointers to compressed instructions for wide instruction word processor architectures
US6170051B1 (en) 1997-08-01 2001-01-02 Micron Technology, Inc. Apparatus and method for program level parallelism in a VLIW processor
JP3327818B2 (ja) * 1997-08-29 2002-09-24 松下電器産業株式会社 プログラム変換装置及び記録媒体
US5922065A (en) * 1997-10-13 1999-07-13 Institute For The Development Of Emerging Architectures, L.L.C. Processor utilizing a template field for encoding instruction sequences in a wide-word format
US6075935A (en) * 1997-12-01 2000-06-13 Improv Systems, Inc. Method of generating application specific integrated circuits using a programmable hardware architecture
US5974537A (en) * 1997-12-29 1999-10-26 Philips Electronics North America Corporation Guard bits in a VLIW instruction control routing of operations to functional units allowing two issue slots to specify the same functional unit
US6076154A (en) * 1998-01-16 2000-06-13 U.S. Philips Corporation VLIW processor has different functional units operating on commands of different widths
US6839728B2 (en) * 1998-10-09 2005-01-04 Pts Corporation Efficient complex multiplication and fast fourier transform (FFT) implementation on the manarray architecture
US6886094B1 (en) 2000-09-28 2005-04-26 International Business Machines Corporation Apparatus and method for detecting and handling exceptions
US6912647B1 (en) * 2000-09-28 2005-06-28 International Business Machines Corportion Apparatus and method for creating instruction bundles in an explicitly parallel architecture
US6799262B1 (en) 2000-09-28 2004-09-28 International Business Machines Corporation Apparatus and method for creating instruction groups for explicity parallel architectures
US6779106B1 (en) 2000-09-28 2004-08-17 International Business Machines Corporation Apparatus and method for an enhanced integer divide in an IA64 architecture
US6883165B1 (en) 2000-09-28 2005-04-19 International Business Machines Corporation Apparatus and method for avoiding deadlocks in a multithreaded environment
US7489779B2 (en) * 2001-03-22 2009-02-10 Qstholdings, Llc Hardware implementation of the secure hash standard
US7752419B1 (en) 2001-03-22 2010-07-06 Qst Holdings, Llc Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7653710B2 (en) 2002-06-25 2010-01-26 Qst Holdings, Llc. Hardware task manager
US7249242B2 (en) * 2002-10-28 2007-07-24 Nvidia Corporation Input pipeline registers for a node in an adaptive computing engine
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7400668B2 (en) * 2001-03-22 2008-07-15 Qst Holdings, Llc Method and system for implementing a system acquisition function for use with a communication device
US6577678B2 (en) 2001-05-08 2003-06-10 Quicksilver Technology Method and system for reconfigurable channel coding
US20030023830A1 (en) * 2001-07-25 2003-01-30 Hogenauer Eugene B. Method and system for encoding instructions for a VLIW that reduces instruction memory requirements
US7046635B2 (en) * 2001-11-28 2006-05-16 Quicksilver Technology, Inc. System for authorizing functionality in adaptable hardware devices
US6986021B2 (en) 2001-11-30 2006-01-10 Quick Silver Technology, Inc. Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US8412915B2 (en) * 2001-11-30 2013-04-02 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements
US7602740B2 (en) * 2001-12-10 2009-10-13 Qst Holdings, Inc. System for adapting device standards after manufacture
US7215701B2 (en) 2001-12-12 2007-05-08 Sharad Sambhwani Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US7088825B2 (en) * 2001-12-12 2006-08-08 Quicksilver Technology, Inc. Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US7231508B2 (en) * 2001-12-13 2007-06-12 Quicksilver Technologies Configurable finite state machine for operation of microinstruction providing execution enable control value
US7403981B2 (en) 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
US7493375B2 (en) 2002-04-29 2009-02-17 Qst Holding, Llc Storage and delivery of device features
US7660984B1 (en) 2003-05-13 2010-02-09 Quicksilver Technology Method and system for achieving individualized protected space in an operating system
US7328414B1 (en) * 2003-05-13 2008-02-05 Qst Holdings, Llc Method and system for creating and programming an adaptive computing engine
US8108656B2 (en) 2002-08-29 2012-01-31 Qst Holdings, Llc Task definition for specifying resource requirements
US7937591B1 (en) 2002-10-25 2011-05-03 Qst Holdings, Llc Method and system for providing a device which can be adapted on an ongoing basis
US7478031B2 (en) 2002-11-07 2009-01-13 Qst Holdings, Llc Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information
US8276135B2 (en) 2002-11-07 2012-09-25 Qst Holdings Llc Profiling of software and circuit designs utilizing data operation analyses
US7225301B2 (en) 2002-11-22 2007-05-29 Quicksilver Technologies External memory controller node
US20040148489A1 (en) * 2003-01-28 2004-07-29 Sun Microsystems, Inc. Sideband VLIW processor
US7502910B2 (en) * 2003-01-28 2009-03-10 Sun Microsystems, Inc. Sideband scout thread processor for reducing latency associated with a main processor
US7609297B2 (en) * 2003-06-25 2009-10-27 Qst Holdings, Inc. Configurable hardware based digital imaging apparatus
US7200837B2 (en) * 2003-08-21 2007-04-03 Qst Holdings, Llc System, method and software for static and dynamic programming and configuration of an adaptive computing architecture
JP4283131B2 (ja) * 2004-02-12 2009-06-24 パナソニック株式会社 プロセッサ及びコンパイル方法
US9047094B2 (en) 2004-03-31 2015-06-02 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor
US7949856B2 (en) * 2004-03-31 2011-05-24 Icera Inc. Method and apparatus for separate control processing and data path processing in a dual path processor with a shared load/store unit
US8484441B2 (en) * 2004-03-31 2013-07-09 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a configurable dual path processor that supports instructions having different bit widths
US7856618B2 (en) * 2005-08-04 2010-12-21 International Business Machines Corporation Adaptively generating code for a computer program
US20070033592A1 (en) * 2005-08-04 2007-02-08 International Business Machines Corporation Method, apparatus, and computer program product for adaptive process dispatch in a computer system having a plurality of processors
US8904151B2 (en) * 2006-05-02 2014-12-02 International Business Machines Corporation Method and apparatus for the dynamic identification and merging of instructions for execution on a wide datapath
KR101814221B1 (ko) 2010-01-21 2018-01-02 스비랄 인크 스트림 기반 계산을 구현하기 위한 범용 다중 코어 시스템을 위한 방법 및 장치
US20140095896A1 (en) * 2012-09-28 2014-04-03 Nicholas P. Carter Exposing control of power and clock gating for software
EP2866138B1 (en) * 2013-10-23 2019-08-07 Teknologian tutkimuskeskus VTT Oy Floating-point supportive pipeline for emulated shared memory architectures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553808A (ja) * 1991-08-28 1993-03-05 Oki Electric Ind Co Ltd 演算処理装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE146611T1 (de) * 1990-05-04 1997-01-15 Ibm Maschinenarchitektur für skalaren verbundbefehlssatz
US5408658A (en) * 1991-07-15 1995-04-18 International Business Machines Corporation Self-scheduling parallel computer system and method
US5347639A (en) * 1991-07-15 1994-09-13 International Business Machines Corporation Self-parallelizing computer system and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553808A (ja) * 1991-08-28 1993-03-05 Oki Electric Ind Co Ltd 演算処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323982A (ja) * 2001-04-25 2002-11-08 Fujitsu Ltd 命令処理方法
JP2009116458A (ja) * 2007-11-02 2009-05-28 Mitsubishi Electric Corp 信号処理プロセッサ

Also Published As

Publication number Publication date
US5600810A (en) 1997-02-04

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