JPH03247117A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH03247117A JPH03247117A JP2046101A JP4610190A JPH03247117A JP H03247117 A JPH03247117 A JP H03247117A JP 2046101 A JP2046101 A JP 2046101A JP 4610190 A JP4610190 A JP 4610190A JP H03247117 A JPH03247117 A JP H03247117A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- mutual conductance
- logic circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ論理回路（ＮＡＮＤ。
ＮＯＲ回路）に関し、特に入力信号の組合せのいかんに
かかわらず、応答時間が一定である回路に関する。
かかわらず、応答時間が一定である回路に関する。
「従来の技術Ｊ
第３図（ａ）にＣＭＯＳ論理回路の回路図を、ｆｂ）に
動作タイムチャートを示しである。電源Ｖ ｏｎと出力
ノード３との間に並列にＰ形トランジスタＩＯＡ 、
ＩＯＢが接続され、出力ノード３と電源ＶＧＮＤとの間
に直列にＮ形トランジスタ１１Ａ 、 ＩＩＢが接続さ
れている。各トランジスタのゲートは、図示のように結
ばれている。この回路は正論理ではＮＡＮＤ回路であり
、負論理ではＮＯＲ回路になるが、以下の説明では、極
性は正すなわちＶｌ）Ｄを正電圧とし、正論理で話をす
すめる。通常は、並列に接続されたトランジスタはその
駆動能力である相互コンダクタンスを同一になるように
している。−船釣にＣＭＯＳトランジスタでは、相補的
関係にあるＰ形・Ｎ形ＭＯＳトランジスタを同一特性に
し、伝達特性が対称的になるように設計しである。
動作タイムチャートを示しである。電源Ｖ ｏｎと出力
ノード３との間に並列にＰ形トランジスタＩＯＡ 、
ＩＯＢが接続され、出力ノード３と電源ＶＧＮＤとの間
に直列にＮ形トランジスタ１１Ａ 、 ＩＩＢが接続さ
れている。各トランジスタのゲートは、図示のように結
ばれている。この回路は正論理ではＮＡＮＤ回路であり
、負論理ではＮＯＲ回路になるが、以下の説明では、極
性は正すなわちＶｌ）Ｄを正電圧とし、正論理で話をす
すめる。通常は、並列に接続されたトランジスタはその
駆動能力である相互コンダクタンスを同一になるように
している。−船釣にＣＭＯＳトランジスタでは、相補的
関係にあるＰ形・Ｎ形ＭＯＳトランジスタを同一特性に
し、伝達特性が対称的になるように設計しである。
［発明が解決しようとする課題〕
単体ＣＭＯＳトランジスタでなく、第３図ｆａｌのよう
に論理回路に組む場合にも、並列接続になるトランジス
タ、直列接続になるトランジスタのすべてが同一特性（
相互コンダクタンス）をもつように設計するのが通常で
ある。ところでこの場合、ＮＡＮＤ回路であるから人力
ＩＡ、ＩＢがともに“Ｈ”の状態から、そのいずれかが
°“Ｌ”になれば出力ツードロの電圧ＶｏｕＬは″Ｈ“
になるが、どの入力が“Ｌ”になるかによってこの出力
応答特性が異なることが観察される。
に論理回路に組む場合にも、並列接続になるトランジス
タ、直列接続になるトランジスタのすべてが同一特性（
相互コンダクタンス）をもつように設計するのが通常で
ある。ところでこの場合、ＮＡＮＤ回路であるから人力
ＩＡ、ＩＢがともに“Ｈ”の状態から、そのいずれかが
°“Ｌ”になれば出力ツードロの電圧ＶｏｕＬは″Ｈ“
になるが、どの入力が“Ｌ”になるかによってこの出力
応答特性が異なることが観察される。
第３図ｆｂ）に示すタイムチャートで示すと、入力ＩＡ
、ＩＢがともに”Ｈ”、出力電圧Ｖｏｕｔが“Ｌ”であ
った状態から、入力ＩＡが“Ｈ”から“Ｌ”になったと
き、Ｖｏｕｔは実線に示す経過で“Ｈ”になる。ところ
が入力ＩＢが“Ｈ“から”Ｌ”になったときは点線で示
す経過を辿り、前の場合に対して時間遅れが生ずる。
、ＩＢがともに”Ｈ”、出力電圧Ｖｏｕｔが“Ｌ”であ
った状態から、入力ＩＡが“Ｈ”から“Ｌ”になったと
き、Ｖｏｕｔは実線に示す経過で“Ｈ”になる。ところ
が入力ＩＢが“Ｈ“から”Ｌ”になったときは点線で示
す経過を辿り、前の場合に対して時間遅れが生ずる。
上記において、入力ＩＡが”Ｌ”になることによる状態
変化は、入力ＩＡがゲート電圧として印加されるトラン
ジスタＩＯＡがオン、トランジスタＩＩＡがオフになる
ことでおこる。このとき、トランジスタＩＯＡの電流は
Ｖｏｕｔを“Ｈ”にするようにトランジスタＩＩＡのド
レイン容量を充電する。−古人力ＩＢが“Ｌ″′になる
ことによる状態変化は、入力ＩＢがゲート電圧として印
加されるトランジスタＩＯＢがオン、トランジスタＩＩ
Ｂがオフになる。このときトランジスタ１１Ｂがオフに
なると、トランジスタｌｌＡはトランジスタＪＩＢと直
列になっていて出力ツードロに接続されているので、ト
ランジスタＩＩＡをオフとする。このため、トランジス
タＩＯＨの電流は、トランジスタＩＩＡのドレインおよ
びソースとトランジスタＩＩＢのトレインの容量を充電
しなければならない。したがって、出力ノード３の電圧
Ｖｏｕｔの立上りは点線で示すようにおくれる。
変化は、入力ＩＡがゲート電圧として印加されるトラン
ジスタＩＯＡがオン、トランジスタＩＩＡがオフになる
ことでおこる。このとき、トランジスタＩＯＡの電流は
Ｖｏｕｔを“Ｈ”にするようにトランジスタＩＩＡのド
レイン容量を充電する。−古人力ＩＢが“Ｌ″′になる
ことによる状態変化は、入力ＩＢがゲート電圧として印
加されるトランジスタＩＯＢがオン、トランジスタＩＩ
Ｂがオフになる。このときトランジスタ１１Ｂがオフに
なると、トランジスタｌｌＡはトランジスタＪＩＢと直
列になっていて出力ツードロに接続されているので、ト
ランジスタＩＩＡをオフとする。このため、トランジス
タＩＯＨの電流は、トランジスタＩＩＡのドレインおよ
びソースとトランジスタＩＩＢのトレインの容量を充電
しなければならない。したがって、出力ノード３の電圧
Ｖｏｕｔの立上りは点線で示すようにおくれる。
本発明の目的は、上記の事情に鑑み、入力信号の組合せ
のいかんにかかわらず、時間遅れなく一様に出力の立上
りが得られるＣＭＯ３論理回路を提供することにある。
のいかんにかかわらず、時間遅れなく一様に出力の立上
りが得られるＣＭＯ３論理回路を提供することにある。
【課題を解決するための手段］
本発明のＣＭＯ３論理回路は、出力ノードに直結したト
ランジスタＳ１から順次直列接続されて一方の電圧源に
いたる直列接続トランジスタＳＬ、Ｓ２．・・・・に対
し、それぞれゲート入力を共通とし、対応的に並列接続
されたトランジスタＰ１，Ｐ２．・・・・からなり、こ
の並列接続トランジスタＰｉ、Ｐ２．・・の相互コンダ
クタンスがトランジスタＰ１において最小であって、ト
ランジスタＰ２．Ｐ３．・・・・と順次大きくなるよう
に設定しであるものである。
ランジスタＳ１から順次直列接続されて一方の電圧源に
いたる直列接続トランジスタＳＬ、Ｓ２．・・・・に対
し、それぞれゲート入力を共通とし、対応的に並列接続
されたトランジスタＰ１，Ｐ２．・・・・からなり、こ
の並列接続トランジスタＰｉ、Ｐ２．・・の相互コンダ
クタンスがトランジスタＰ１において最小であって、ト
ランジスタＰ２．Ｐ３．・・・・と順次大きくなるよう
に設定しであるものである。
［作 用 ）
第３図の回路で説明すると、出力ノードを“Ｌ”から“
Ｈ“に変移させる場合、直列接続トランジスタの１つが
オンからオフにうつるが、出力ノードに直接に接続して
いるトランジスタＳ１がオフになったとき最も容量負荷
として小さく、トランジスタＳ２．Ｓ３となるにつれ、
容量負荷が大きくなる。そこで本発明では、容量負荷が
大きいとき、並列接続で、同一の入力ノードにゲートが
接続されているトランジスタの相互コンダクタンスを大
きいように設定することで時間応答を同一としている。
Ｈ“に変移させる場合、直列接続トランジスタの１つが
オンからオフにうつるが、出力ノードに直接に接続して
いるトランジスタＳ１がオフになったとき最も容量負荷
として小さく、トランジスタＳ２．Ｓ３となるにつれ、
容量負荷が大きくなる。そこで本発明では、容量負荷が
大きいとき、並列接続で、同一の入力ノードにゲートが
接続されているトランジスタの相互コンダクタンスを大
きいように設定することで時間応答を同一としている。
なお、論理回路は、ＮＡＮＤ／ＮＯＲは、電圧の正負と
正論理か負論理かで同一回路でもＮＡＮＤにもなり、Ｎ
ＯＲにもなる。本発明は、並列接続トランジスタ、直列
接続トランジスタということで取り扱うことで、どの論
理回路にも適用できる。
正論理か負論理かで同一回路でもＮＡＮＤにもなり、Ｎ
ＯＲにもなる。本発明は、並列接続トランジスタ、直列
接続トランジスタということで取り扱うことで、どの論
理回路にも適用できる。
〔実施例］
以下、図面を参照して本発明の一実施例につき説明する
。第１図ｆａｌは２人力ＮＡＮＤ回路（正論理）で、従
来の技術で説明した回路と同一である。この例では出力
ツードロに直接接続されているＮ形の直列接続トランジ
スタは３Ａであるから、これと相補的で、同一人力ＩＡ
が印加されるＰ形トランジスタ２Ａの相互コンダクタン
スｇｍを小さくとり、”Ｐ形トランジスタ２Ｂの相互コ
ンダクタンスｇｍをそれより大きくとる。この結果、第
１図（ｂ）に示すように、入力ＬＡ、ＩＢのいずれが“
Ｈ”から−“Ｌ”になっても出力ツードロのＶｏｕｔの
立上りを同一にできる。
。第１図ｆａｌは２人力ＮＡＮＤ回路（正論理）で、従
来の技術で説明した回路と同一である。この例では出力
ツードロに直接接続されているＮ形の直列接続トランジ
スタは３Ａであるから、これと相補的で、同一人力ＩＡ
が印加されるＰ形トランジスタ２Ａの相互コンダクタン
スｇｍを小さくとり、”Ｐ形トランジスタ２Ｂの相互コ
ンダクタンスｇｍをそれより大きくとる。この結果、第
１図（ｂ）に示すように、入力ＬＡ、ＩＢのいずれが“
Ｈ”から−“Ｌ”になっても出力ツードロのＶｏｕｔの
立上りを同一にできる。
次に、第２実施例につき第２図（ａ）、（ｂｌで説明す
る。正論理ではＮＯＲ回路になる。この例では、出力ツ
ードロに直接接続されたＰ形トランジスタ４Ｂとゲート
を共通とするＮ形トランジスタ５Ｂの相互コンダクタン
スｇｍを小さく、電源■。。に接続されるＰ形トランジ
スタ４Ａとゲートを共通とするＮ形トランジスタ５Ａの
相互コンダクタンスｇｍを大きくとっである。
る。正論理ではＮＯＲ回路になる。この例では、出力ツ
ードロに直接接続されたＰ形トランジスタ４Ｂとゲート
を共通とするＮ形トランジスタ５Ｂの相互コンダクタン
スｇｍを小さく、電源■。。に接続されるＰ形トランジ
スタ４Ａとゲートを共通とするＮ形トランジスタ５Ａの
相互コンダクタンスｇｍを大きくとっである。
第２図（ｂｌにおいて、入力信号ｌＡまたＩＢが“Ｌ”
から“Ｈ”になってＶｏｕｔが“Ｈ”から”Ｌ”になる
２つのケース、すなわちＩＡが“Ｈ”になる場合と、Ｉ
Ｂが“Ｈ″′になる場合として、Ｖｏｕｔが同一の立下
りとなることが示されている。ＩＡが“Ｈ“になる場合
、トランジスタ４Ａ、４Ｂがオフになるので、トランジ
スタ４Ｂのドレイン・ソースの容量に蓄積される電荷と
トランジスタ４Ａのドレイン容量電荷とを放電しなけれ
ばならないが、ｇｍの高く、電流の大きいトランジスタ
５Ａをとおして放電される。ＩＢが“Ｈ”になった場合
にはトランジスタ４Ｂのドレインの容量電荷が放電され
るが、これはｇｍの小さいトランジスタ５Ｂをとおして
放電するので、結局両方の場合についてＶｏｕｔのＨ”
から“Ｌ”への時間応答は同じになる。
から“Ｈ”になってＶｏｕｔが“Ｈ”から”Ｌ”になる
２つのケース、すなわちＩＡが“Ｈ”になる場合と、Ｉ
Ｂが“Ｈ″′になる場合として、Ｖｏｕｔが同一の立下
りとなることが示されている。ＩＡが“Ｈ“になる場合
、トランジスタ４Ａ、４Ｂがオフになるので、トランジ
スタ４Ｂのドレイン・ソースの容量に蓄積される電荷と
トランジスタ４Ａのドレイン容量電荷とを放電しなけれ
ばならないが、ｇｍの高く、電流の大きいトランジスタ
５Ａをとおして放電される。ＩＢが“Ｈ”になった場合
にはトランジスタ４Ｂのドレインの容量電荷が放電され
るが、これはｇｍの小さいトランジスタ５Ｂをとおして
放電するので、結局両方の場合についてＶｏｕｔのＨ”
から“Ｌ”への時間応答は同じになる。
以上説明したように、本発明はＣＭＯ３論理回路で並列
接続になるトランジスタの相互コンダクタンスをすべて
同一にとらず直列接続トランジスタとの対応関係から、
その大きさを変えて電流能力を異ならしめたものである
。これによって、論理をとる入力の組合せがいかなるも
のであっても、同一の時間応答特性となる効果が得られ
る。
接続になるトランジスタの相互コンダクタンスをすべて
同一にとらず直列接続トランジスタとの対応関係から、
その大きさを変えて電流能力を異ならしめたものである
。これによって、論理をとる入力の組合せがいかなるも
のであっても、同一の時間応答特性となる効果が得られ
る。
第１図１ａｌ （ｂｌは本発明の一実施例の回路図、タ
イムチャート、第１図１ａｌ （ｂ）は別の実施例の回
路図、タイムチャート、第３図（ａｌ （ｂ）は従来例
で第１図１ａｌ （ｂ）に対応した回路図、タイムチャ
ートである。 ＩＡ、ＩＢ・・・入力、 ２Ａ、２Ｂ、４Ａ、４Ｂ・・・Ｐ形トランジスタ、３Ａ
、３Ｂ、５Ａ、５Ｂ・・・Ｎ形トランジスタ、６・・−
出力ノード。 特 許 出 願 人 日本電気株式会社
イムチャート、第１図１ａｌ （ｂ）は別の実施例の回
路図、タイムチャート、第３図（ａｌ （ｂ）は従来例
で第１図１ａｌ （ｂ）に対応した回路図、タイムチャ
ートである。 ＩＡ、ＩＢ・・・入力、 ２Ａ、２Ｂ、４Ａ、４Ｂ・・・Ｐ形トランジスタ、３Ａ
、３Ｂ、５Ａ、５Ｂ・・・Ｎ形トランジスタ、６・・−
出力ノード。 特 許 出 願 人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳトランジスタによりＮＡＮＤもしくはＮＯＲを
構成する論理回路において、 出力ノードに直結したトランジスタＳ１から順次直列接
続されて一方の電圧源にいたる直列接続トランジスタＳ
１，Ｓ２，・・・・に対し、それぞれゲート入力を共通
とし、対応的に並列接続されたトランジスタＰ１，Ｐ２
，・・・・からなり、この並列接続トランジスタＰ１，
Ｐ２，・・の相互コンダクタンスがトランジスタＰ１に
おいて最小であって、トランジスタＰ２，Ｐ３，・・・
・と順次大きくなるように設定してあることを特徴とす
るＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046101A JPH03247117A (ja) | 1990-02-26 | 1990-02-26 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046101A JPH03247117A (ja) | 1990-02-26 | 1990-02-26 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03247117A true JPH03247117A (ja) | 1991-11-05 |
Family
ID=12737604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046101A Pending JPH03247117A (ja) | 1990-02-26 | 1990-02-26 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03247117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923925A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 論理回路 |
| JPS63299513A (ja) * | 1987-05-29 | 1988-12-07 | Toshiba Corp | 出力回路 |
| JPH02183625A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | トランジスタ論理回路 |
-
1990
- 1990-02-26 JP JP2046101A patent/JPH03247117A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923925A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 論理回路 |
| JPS63299513A (ja) * | 1987-05-29 | 1988-12-07 | Toshiba Corp | 出力回路 |
| JPH02183625A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | トランジスタ論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4874971A (en) | Edge-sensitive dynamic switch | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JPH01195720A (ja) | 半導体集積回路 | |
| JPH0567964A (ja) | 相補型ｍｏｓ論理回路 | |
| EP0573419B1 (en) | Low power dissipation autozeroed comparator circuit | |
| JP3813307B2 (ja) | パストランジスタ論理回路 | |
| JP2784262B2 (ja) | 電圧比較器 | |
| JPH0432572B2 (ja) | ||
| JP2871902B2 (ja) | 電流セル回路 | |
| US6239623B1 (en) | Direct coupling field effect transistor logic (DCFL) circuit | |
| US20090179677A1 (en) | Circuit for generating overlapping signals | |
| JPH05167424A (ja) | 出力バッファ回路 | |
| JPS63151111A (ja) | アナログスイツチ | |
| JPH08274606A (ja) | 出力バッファ回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JP2976497B2 (ja) | 半導体集積回路 | |
| JPH05283992A (ja) | 遅延回路 | |
| JPH02124634A (ja) | ４値出力回路 | |
| JPS62173817A (ja) | Ｃｍｏｓ回路 | |
| JPH02271710A (ja) | 半導体集積回路 | |
| JPH0341819A (ja) | 出力バッファ回路 | |
| JPH03169121A (ja) | 出力バッファ回路 | |
| JPH01200716A (ja) | 電子回路 | |
| JPH06112781A (ja) | Ｃｍｏｓ遅延回路 | |
| JPH0683051B2 (ja) | 出力回路 |