JPH0554099A - 真理値表入力支援システム、及び論理ｃａｄシステム - Google Patents
真理値表入力支援システム、及び論理ｃａｄシステムInfo
- Publication number
- JPH0554099A JPH0554099A JP3216903A JP21690391A JPH0554099A JP H0554099 A JPH0554099 A JP H0554099A JP 3216903 A JP3216903 A JP 3216903A JP 21690391 A JP21690391 A JP 21690391A JP H0554099 A JPH0554099 A JP H0554099A
- Authority
- JP
- Japan
- Prior art keywords
- truth table
- input
- logic
- logical
- support system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 本発明の目的は、真理値表入力の簡略化を図
ることにある。 【構成】 設計者によって定義された論理値の補空間を
記号＞，＃を用いて表現し、この２種類の記号＞，＃に
よって上記補空間の認識を可能とする手段を設けること
により、真理値表入力の工数の削減を図る。
ることにある。 【構成】 設計者によって定義された論理値の補空間を
記号＞，＃を用いて表現し、この２種類の記号＞，＃に
よって上記補空間の認識を可能とする手段を設けること
により、真理値表入力の工数の削減を図る。
Description
【０００１】
【産業上の利用分野】本発明は、真理値表入力の簡略化
により真理値表入力を支援する真理値表入力支援システ
ム、及びそのような真理値表入力支援システムを含む論
理ＣＡＤシステムに関し、例えば半導体集積回路におけ
る制御論理の自動設計に適用して有効な技術に関する。
により真理値表入力を支援する真理値表入力支援システ
ム、及びそのような真理値表入力支援システムを含む論
理ＣＡＤシステムに関し、例えば半導体集積回路におけ
る制御論理の自動設計に適用して有効な技術に関する。
【０００２】
【従来の技術】論理ＣＡＤ（コンピュータ・エイデッド
・デザイン）システムやエンジニアリングワークステー
ションなどを利用して半導体集積回路の詳細論理を設計
する手法には構造化技術さらには階層化技術を採用する
ことができる。構造化技術とは、機能ブロックのような
一定の規模や機能をもった単位集合を組合せて半導体集
積回路の論理設計を進めていく技術である。階層化技術
は、構造化技術を前提に、半導体集積回路をチップレベ
ル、ブロックレベル、サブブロックレベル、セルレベル
へと階層化して論理設計を行う手法である。このような
論理設計の手法は、複数の機能ブロックに対する並列設
計や、設計資産の繰返し利用を可能にしようとするもの
であり、斯る構造化技術や階層化技術による論理設計に
おいては、論理生成の単位とされる機能ブロック毎に真
理値表や論理式又は状態遷移記述などの機能記述が与え
られ、これに従って夫々の機能ブロックがゲートレベル
もしくはネットリストレベルの論理回路として生成され
る。このとき機能ブロック内部では、ファンイン数やフ
ァンアウト数などの設計ルールが満足されるようにセル
割り当てが行われる。
・デザイン）システムやエンジニアリングワークステー
ションなどを利用して半導体集積回路の詳細論理を設計
する手法には構造化技術さらには階層化技術を採用する
ことができる。構造化技術とは、機能ブロックのような
一定の規模や機能をもった単位集合を組合せて半導体集
積回路の論理設計を進めていく技術である。階層化技術
は、構造化技術を前提に、半導体集積回路をチップレベ
ル、ブロックレベル、サブブロックレベル、セルレベル
へと階層化して論理設計を行う手法である。このような
論理設計の手法は、複数の機能ブロックに対する並列設
計や、設計資産の繰返し利用を可能にしようとするもの
であり、斯る構造化技術や階層化技術による論理設計に
おいては、論理生成の単位とされる機能ブロック毎に真
理値表や論理式又は状態遷移記述などの機能記述が与え
られ、これに従って夫々の機能ブロックがゲートレベル
もしくはネットリストレベルの論理回路として生成され
る。このとき機能ブロック内部では、ファンイン数やフ
ァンアウト数などの設計ルールが満足されるようにセル
割り当てが行われる。
【０００３】尚、ＣＡＤシステムのような論理回路自動
設計システムについて記載された文献の例としては、１
９８８年５月３０日に日経マグロウヒル社より発行され
た「日経エレクトロニクス」Ｐ１８５〜Ｐ１９３があ
る。
設計システムについて記載された文献の例としては、１
９８８年５月３０日に日経マグロウヒル社より発行され
た「日経エレクトロニクス」Ｐ１８５〜Ｐ１９３があ
る。
【０００４】
【発明が解決しようとする課題】論理ＣＡＤシステム等
への真理値表入力について本発明者が検討したところ、
設計者による論理回路設計情報はドキュメントとされ、
このドキュメントにおいては、当該設計者が意図する論
理値についてのみ記述され、いかなる値をとっても良い
場合の論理の組み合わせについては省略されるのが一般
的であるが、そのような論理回路情報を論理ＣＡＤシス
テム等に入力する場合には、論理の組み合わせについて
の省略は不可能とされ、当該論理回路がとり得る全ての
論理について０，１，及び不定を示す記号で入力する必
要があるために、面倒な入力作業を余儀なくされる、と
いう欠点のあることが見いだされた。
への真理値表入力について本発明者が検討したところ、
設計者による論理回路設計情報はドキュメントとされ、
このドキュメントにおいては、当該設計者が意図する論
理値についてのみ記述され、いかなる値をとっても良い
場合の論理の組み合わせについては省略されるのが一般
的であるが、そのような論理回路情報を論理ＣＡＤシス
テム等に入力する場合には、論理の組み合わせについて
の省略は不可能とされ、当該論理回路がとり得る全ての
論理について０，１，及び不定を示す記号で入力する必
要があるために、面倒な入力作業を余儀なくされる、と
いう欠点のあることが見いだされた。
【０００５】本発明の目的は、真理値表入力の簡略化を
図ることができる真理値表入力支援システム、及びその
ようなシステムを含む論理ＣＡＤシステムを提供するこ
とにある。
図ることができる真理値表入力支援システム、及びその
ようなシステムを含む論理ＣＡＤシステムを提供するこ
とにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、定義された論理値と、その補空
間を示すものとして予め定められた記号情報とを含む真
理値表が入力されるとき、上記記号情報を、上記定義さ
れた論理値以外の組み合わせを示すものとして認識する
ための第１認識手段を設けるものである。このとき、セ
レクタ論理における入出力関係を示すものとして予め定
められた記号情報の入力により、セレクタ論理の認識を
可能とする第２認識手段を含めることができる。さら
に、真理値表における入力文字列同士の比較、及び出力
文字列同士の比較により論理矛盾を判別可能な判別手段
を含めることができる。
間を示すものとして予め定められた記号情報とを含む真
理値表が入力されるとき、上記記号情報を、上記定義さ
れた論理値以外の組み合わせを示すものとして認識する
ための第１認識手段を設けるものである。このとき、セ
レクタ論理における入出力関係を示すものとして予め定
められた記号情報の入力により、セレクタ論理の認識を
可能とする第２認識手段を含めることができる。さら
に、真理値表における入力文字列同士の比較、及び出力
文字列同士の比較により論理矛盾を判別可能な判別手段
を含めることができる。
【０００９】
【作用】上記した手段によれば、上記第１認識手段は、
論理の補空間を表記するものとして予め定められた記号
情報の入力を、定義された論理値以外の組み合わせを示
すものとして認識し、このことが、真理値表入力の簡略
化を達成する。
論理の補空間を表記するものとして予め定められた記号
情報の入力を、定義された論理値以外の組み合わせを示
すものとして認識し、このことが、真理値表入力の簡略
化を達成する。
【００１０】
【実施例】図２には、本発明の一実施例である論理ＣＡ
Ｄシステムの機能ブロックが示される。
Ｄシステムの機能ブロックが示される。
【００１１】図２に示される論理ＣＡＤシステムは、特
に制限されないが、半導体集積回路における制御論理の
自動設計に適用されるもので、オペレータ２１によって
入力された真理値表などの論理機能情報のシミュレート
を可能とする論理シミュレータとしての機能と、論理生
成のための処理を行う論理生成システムとしての機能と
を含む。論理シミュレータのシミュレート結果は、ＣＲ
Ｔディスプレイ２３などに表示され、また、論理生成結
果は詳細論理ファイルとしてレイアウトＤＡに供され
る。
に制限されないが、半導体集積回路における制御論理の
自動設計に適用されるもので、オペレータ２１によって
入力された真理値表などの論理機能情報のシミュレート
を可能とする論理シミュレータとしての機能と、論理生
成のための処理を行う論理生成システムとしての機能と
を含む。論理シミュレータのシミュレート結果は、ＣＲ
Ｔディスプレイ２３などに表示され、また、論理生成結
果は詳細論理ファイルとしてレイアウトＤＡに供され
る。
【００１２】図３には上記論理ＣＡＤシステムのハード
ウェアが示される。この論理ＣＡＤシステムは、特に制
限されないが、プロセッサ３２、メインメモリ３３、磁
気ディスク装置のような補助記憶装置３４、キーボード
やマウスなどの入力装置３５、そしてＣＲＴディスプレ
イなどの表示装置３６等が夫々バス３７に結合されて構
成される。入力装置３５は論理式や真理値表或いは状態
遷移記述などといった論理機能記述情報などを入力する
のに利用される。表示装置３６は入力装置３５から入力
された論理機能記述情報を表示したり、生成された論理
回路を表示したりするが、特に、グラフィック表示画面
とキャラクタ表示画面とを重ね合わせて表示するマルチ
ウインドウ機能を有する。補助記憶装置３４には、ナン
ドゲートやノアゲートなどの各種基本ゲートの外に復合
ゲートや３ステートインバータなどの論理セルがライブ
ラリとして保有されている。メインメモリ３３はプロセ
ッサ３２のワーク領域並びに動作プログラム格納領域な
どとして利用される。プロセッサ３２は、システム全体
の制御を司ると共に、指定された動作プログラムに従っ
て、論理シミュレーションや、入力装置３５から供給さ
れた各種機能記述情報に応ずる論理回路を生成するため
のデータ処理を行う。
ウェアが示される。この論理ＣＡＤシステムは、特に制
限されないが、プロセッサ３２、メインメモリ３３、磁
気ディスク装置のような補助記憶装置３４、キーボード
やマウスなどの入力装置３５、そしてＣＲＴディスプレ
イなどの表示装置３６等が夫々バス３７に結合されて構
成される。入力装置３５は論理式や真理値表或いは状態
遷移記述などといった論理機能記述情報などを入力する
のに利用される。表示装置３６は入力装置３５から入力
された論理機能記述情報を表示したり、生成された論理
回路を表示したりするが、特に、グラフィック表示画面
とキャラクタ表示画面とを重ね合わせて表示するマルチ
ウインドウ機能を有する。補助記憶装置３４には、ナン
ドゲートやノアゲートなどの各種基本ゲートの外に復合
ゲートや３ステートインバータなどの論理セルがライブ
ラリとして保有されている。メインメモリ３３はプロセ
ッサ３２のワーク領域並びに動作プログラム格納領域な
どとして利用される。プロセッサ３２は、システム全体
の制御を司ると共に、指定された動作プログラムに従っ
て、論理シミュレーションや、入力装置３５から供給さ
れた各種機能記述情報に応ずる論理回路を生成するため
のデータ処理を行う。
【００１３】図１には上記論理ＣＡＤシステムにおける
論理情報入力系のシステム構成が示される。
論理情報入力系のシステム構成が示される。
【００１４】同図に示されるように論理シミュレータに
おける入力系１２は、真理値表などの論理機能記述情報
１１に基づいてインタフェーステーブルを作成するため
のインタフェーステーブル作成手段１２Ａを含み、作成
されたインタフェーステーブルはシミュレーションモデ
ル作成処理に供される。また、論理生成システムにおけ
る入力系１３も同様に、真理値表などの論理機能記述情
報に基づいてインタフェーステーブルを作成するための
インタフェーステーブル作成手段１３Ａを含み、作成さ
れたインタフェーステーブルは論理生成処理に供され
る。上記インタフェーステーブル作成手段１２Ａ，１３
Ａは、特に制限されないが、定義された論理値と、その
補空間を示すものとして予め定められた記号情報とを含
む真理値表が入力される場合に上記記号情報を、上記定
義された論理値以外の組み合わせを示すものとして認識
するための第１認識手段と、セレクタ論理における入出
力関係を示すものとして予め定められた記号情報の入力
により、セレクタ論理の認識を可能とする第２認識手段
と、真理値表における入力文字列同士の比較と当該真理
値表における出力文字列同士の比較により当該真理値表
に含まれる論理矛盾を判別する判別手段とを含む。
おける入力系１２は、真理値表などの論理機能記述情報
１１に基づいてインタフェーステーブルを作成するため
のインタフェーステーブル作成手段１２Ａを含み、作成
されたインタフェーステーブルはシミュレーションモデ
ル作成処理に供される。また、論理生成システムにおけ
る入力系１３も同様に、真理値表などの論理機能記述情
報に基づいてインタフェーステーブルを作成するための
インタフェーステーブル作成手段１３Ａを含み、作成さ
れたインタフェーステーブルは論理生成処理に供され
る。上記インタフェーステーブル作成手段１２Ａ，１３
Ａは、特に制限されないが、定義された論理値と、その
補空間を示すものとして予め定められた記号情報とを含
む真理値表が入力される場合に上記記号情報を、上記定
義された論理値以外の組み合わせを示すものとして認識
するための第１認識手段と、セレクタ論理における入出
力関係を示すものとして予め定められた記号情報の入力
により、セレクタ論理の認識を可能とする第２認識手段
と、真理値表における入力文字列同士の比較と当該真理
値表における出力文字列同士の比較により当該真理値表
に含まれる論理矛盾を判別する判別手段とを含む。
【００１５】尚、上記インタフェーステーブル作成手段
１２Ａ，１３Ａでは、必要に応じてコンパイルリストの
作成が可能とされる。
１２Ａ，１３Ａでは、必要に応じてコンパイルリストの
作成が可能とされる。
【００１６】上記第１認識手段は以下のような記号情報
の認識を可能とする。
の認識を可能とする。
【００１７】例えば図４に示される真理値表において、
入力Ａ，Ｂ，Ｃの論理値１，０，１と、そのときの出力
Ｄ＝１は設計者によって定義された論理値であり、それ
に対して入力Ａ，Ｂの１，０以外の組み合わせ、すなわ
ち、（０，０）、（１，１）、（０，１）は補空間とさ
れ、設計者によって定義されない論理とされる。そのよ
うな補空間は、所定の記号によってその論理値入力が簡
略化される。
入力Ａ，Ｂ，Ｃの論理値１，０，１と、そのときの出力
Ｄ＝１は設計者によって定義された論理値であり、それ
に対して入力Ａ，Ｂの１，０以外の組み合わせ、すなわ
ち、（０，０）、（１，１）、（０，１）は補空間とさ
れ、設計者によって定義されない論理とされる。そのよ
うな補空間は、所定の記号によってその論理値入力が簡
略化される。
【００１８】図５には上記簡略化記号を含む真理値表が
示される。
示される。
【００１９】図５に示されるように、設計者によって定
義された論理値の補空間を表現するために、記号＞，＃
が用いられる。記号＞は、設計者によって定義された論
理値の存在する行を示し、記号＃は、補空間の列を示
す。この２種類の記号＞，＃によって、上記補空間が特
定される。この場合の補空間は（０，０）、（１，
１）、（０，１）を示すものであるから、それを上記２
種類の記号で表記できることは、真理値表入力の工数を
大幅に削減する。
義された論理値の補空間を表現するために、記号＞，＃
が用いられる。記号＞は、設計者によって定義された論
理値の存在する行を示し、記号＃は、補空間の列を示
す。この２種類の記号＞，＃によって、上記補空間が特
定される。この場合の補空間は（０，０）、（１，
１）、（０，１）を示すものであるから、それを上記２
種類の記号で表記できることは、真理値表入力の工数を
大幅に削減する。
【００２０】上記第２認識手段は以下のような記号情報
の認識を可能とする。
の認識を可能とする。
【００２１】図７にはセレクタ論理の一例が示される。
【００２２】セレクト信号Ｓが０のとき、入力Ａと出力
Ｄとが結合され、入力Ｂと出力Ｃとが結合される。ま
た、セレクト信号Ｓが１のとき、入力Ａと出力Ｃとが結
合され、入力Ｂと出力Ｄとが結合される。そのようなセ
レクタ論理は、特に制限されないが、記号Ｓ１，Ｓ２を
用いることによって図８に示されるように表現される。
図８に従えば、セレクト信号Ｓが０のとき、入力Ａと出
力Ｄとが共にＳ１とされることによってそれらの論理が
互いに等しいことが第２認識手段によって認識可能とさ
れ、入力Ｂと出力Ｃとが共にＳ２とされることによって
それらの論理が互に等しいことが第２認識手段によって
認識可能とされる。同様に、セレクト信号Ｓが１のと
き、入力Ａと出力Ｃとが共にＳ１とされることによって
それらの論理が互いに等しいことが第２認識手段によっ
て認識可能とされ、入力Ｂと出力Ｄとが共にＳ２とされ
ることによってそれらの論理が互に等しいことが第２認
識手段によって認識可能とされる。従来方式に従えば、
セレクタ論理の真理値表を入力する場合にも入力論理の
全てのパターンについて入力しなければならず、それに
対して、上記のようにＳ１，Ｓ２を用いることにより簡
略化されたものが本実施例システムにおいて認識可能と
されることによって、真理値表入力工数が大幅に削減可
能とされる。
Ｄとが結合され、入力Ｂと出力Ｃとが結合される。ま
た、セレクト信号Ｓが１のとき、入力Ａと出力Ｃとが結
合され、入力Ｂと出力Ｄとが結合される。そのようなセ
レクタ論理は、特に制限されないが、記号Ｓ１，Ｓ２を
用いることによって図８に示されるように表現される。
図８に従えば、セレクト信号Ｓが０のとき、入力Ａと出
力Ｄとが共にＳ１とされることによってそれらの論理が
互いに等しいことが第２認識手段によって認識可能とさ
れ、入力Ｂと出力Ｃとが共にＳ２とされることによって
それらの論理が互に等しいことが第２認識手段によって
認識可能とされる。同様に、セレクト信号Ｓが１のと
き、入力Ａと出力Ｃとが共にＳ１とされることによって
それらの論理が互いに等しいことが第２認識手段によっ
て認識可能とされ、入力Ｂと出力Ｄとが共にＳ２とされ
ることによってそれらの論理が互に等しいことが第２認
識手段によって認識可能とされる。従来方式に従えば、
セレクタ論理の真理値表を入力する場合にも入力論理の
全てのパターンについて入力しなければならず、それに
対して、上記のようにＳ１，Ｓ２を用いることにより簡
略化されたものが本実施例システムにおいて認識可能と
されることによって、真理値表入力工数が大幅に削減可
能とされる。
【００２３】次に、入力された真理値表に含まれる矛盾
論理の判別について詳述する。
論理の判別について詳述する。
【００２４】入力された真理値表に含まれる矛盾論理の
判別は、真理値表における入力文字列同士の比較と、当
該真理値表における出力文字列同士の比較により可能と
される。例えば、図９に示されるような真理値表におい
て、入力Ｉ１，Ｉ２，Ｉ３の文字列同士が比較されるこ
とにより、文字列１，０，１が重複されるのが検出され
た場合、今度は当該入力文字列に対応する出力文字列同
士が比較され、その比較において一致すると判断された
場合には、論理の矛盾はないものとされるが、出力文字
列同士が不一致であると判断された場合には、論理に矛
盾を含むものと判断される。そしてそのような判断に基
づいてＣＲＴディスプレイなどにエラーメッセージが表
示される。
判別は、真理値表における入力文字列同士の比較と、当
該真理値表における出力文字列同士の比較により可能と
される。例えば、図９に示されるような真理値表におい
て、入力Ｉ１，Ｉ２，Ｉ３の文字列同士が比較されるこ
とにより、文字列１，０，１が重複されるのが検出され
た場合、今度は当該入力文字列に対応する出力文字列同
士が比較され、その比較において一致すると判断された
場合には、論理の矛盾はないものとされるが、出力文字
列同士が不一致であると判断された場合には、論理に矛
盾を含むものと判断される。そしてそのような判断に基
づいてＣＲＴディスプレイなどにエラーメッセージが表
示される。
【００２５】上記のように所定の記号が使用されること
により真理値表入力の簡略化が図られた場合には、その
ような真理値表入力は図１０に示されるようになるか
ら、それに矛盾が含まれていた場合でも、そのままでは
矛盾判別が不可能とされる。そこで、上記のように所定
の記号が使用されることにより真理値表入力の簡略化さ
れた場合には、そのような記号を含む真理値表を、図１
１に示されるように展開することにより、上記のような
文字列同士の比較を可能とし、それによって論理矛盾の
判別を可能としている。
により真理値表入力の簡略化が図られた場合には、その
ような真理値表入力は図１０に示されるようになるか
ら、それに矛盾が含まれていた場合でも、そのままでは
矛盾判別が不可能とされる。そこで、上記のように所定
の記号が使用されることにより真理値表入力の簡略化さ
れた場合には、そのような記号を含む真理値表を、図１
１に示されるように展開することにより、上記のような
文字列同士の比較を可能とし、それによって論理矛盾の
判別を可能としている。
【００２６】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２７】（１）図５に示されるように、設計者によ
って定義された論理値の補空間を表現するために、記号
＞，＃が用いられ、この２種類の記号＞，＃によって、
上記補空間が表記可能とされることにより、真理値表入
力の工数を大幅に削減することができる。
って定義された論理値の補空間を表現するために、記号
＞，＃が用いられ、この２種類の記号＞，＃によって、
上記補空間が表記可能とされることにより、真理値表入
力の工数を大幅に削減することができる。
【００２８】（２）従来方式に従えばセレクタ論理の真
理値表を入力する場合にも入力論理の全てのパターンに
ついて入力しなければならないのに対して、Ｓ１，Ｓ２
を用いることにより簡略化されたものが本実施例システ
ムにおいて認識可能とされるので、真理値表入力工数が
大幅に削減可能とされる。
理値表を入力する場合にも入力論理の全てのパターンに
ついて入力しなければならないのに対して、Ｓ１，Ｓ２
を用いることにより簡略化されたものが本実施例システ
ムにおいて認識可能とされるので、真理値表入力工数が
大幅に削減可能とされる。
【００２９】（３）所定の記号が使用されることにより
真理値表入力の簡略化された場合には、そのような記号
を含む真理値表を、図１１に示されるように展開するこ
とにより、上記のような文字列同士の比較を行い、それ
によって論理矛盾の判別が可能とされる。
真理値表入力の簡略化された場合には、そのような記号
を含む真理値表を、図１１に示されるように展開するこ
とにより、上記のような文字列同士の比較を行い、それ
によって論理矛盾の判別が可能とされる。
【００３０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３１】例えば、上記実施例では、設計者によって
定義された論理値の補空間を特定すために、記号＞，＃
を用いたが、それに限定されるものではなく、入力装置
３５のキーボード等から入力可能な適宜の記号を用いる
ことができる。例えば図６において６１で示されるよう
に、縦バーと横バーとを利用して、設計者によって定義
された論理値の存在する行を示すようにしても良い。
定義された論理値の補空間を特定すために、記号＞，＃
を用いたが、それに限定されるものではなく、入力装置
３５のキーボード等から入力可能な適宜の記号を用いる
ことができる。例えば図６において６１で示されるよう
に、縦バーと横バーとを利用して、設計者によって定義
された論理値の存在する行を示すようにしても良い。
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理Ｃ
ＡＤシステムに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、専用化さ
れた論理回路生成システムや、エンジニアリングワーク
ステーションなどにも広く適用することができる。
なされた発明をその背景となった利用分野である論理Ｃ
ＡＤシステムに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、専用化さ
れた論理回路生成システムや、エンジニアリングワーク
ステーションなどにも広く適用することができる。
【００３３】本発明は、少なくとも真理値表入力を条件
とするものに適用できる。
とするものに適用できる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３５】すなわち、論理の補空間を表記するものと
して予め定められた記号情報の入力が、定義された論理
値以外の組み合わせを示すものとして認識されるので、
そのような記号入力を利用することにより、真理値表入
力の簡略化、及び入力作業時間の短縮が可能とされる。
して予め定められた記号情報の入力が、定義された論理
値以外の組み合わせを示すものとして認識されるので、
そのような記号入力を利用することにより、真理値表入
力の簡略化、及び入力作業時間の短縮が可能とされる。
【図１】図１は本発明の一実施例に係る論理ＣＡＤシス
テムにおける論理情報入力系のシステム構成ブロック図
である。
テムにおける論理情報入力系のシステム構成ブロック図
である。
【図２】図２は上記論理ＣＡＤシステムの全体的な機能
ブロック図である。
ブロック図である。
【図３】図３は上記論理ＣＡＤシステムのハードウェア
構成ブロック図である。
構成ブロック図である。
【図４】図４は補空間を含む真理値表の説明図である。
【図５】図５は入力簡略化が図られた真理値表の説明図
である。
である。
【図６】図６は入力簡略化の為の別の表記例の説明図で
ある。
ある。
【図７】図７はセレクタ論理の説明図である。
【図８】図８は簡略化されたセレクタ論理の真理値表の
説明図である。
説明図である。
【図９】図９は論理矛盾が含まれる真理値表の説明図で
ある。
ある。
【図１０】図１０は、簡略化された真理値表において論
理矛盾を含む場合の説明図である。
理矛盾を含む場合の説明図である。
【図１１】図１１は図１０に示される真理値表の展開後
の状態の説明図である。
の状態の説明図である。
１２ 論理シミュレータにおける入力系 １２Ａ インタフェーステーブル作成手段 １３ 論理生成システムにおける入力系 １３Ａ インタフェーステーブル作成手段 ２１ オペレータ ２２ 論理ＣＡＤシステム ２３ ＣＲＴディスプレイ ３２ プロセッサ ３３ メインメモリ ３４ 補助記憶装置 ３５ 入力装置 ３６ 表示装置 ３７ バス
Claims (4)
- 【請求項１】 真理値表の入力を支援する真理値表入力
支援システムであって、定義された論理値と、その補空
間を示すものとして予め定められた記号情報とを含む真
理値表が入力されるとき、上記記号情報を、上記定義さ
れた論理値以外の組み合わせを示すものとして認識する
ための第１認識手段を含むことを特徴とする真理値表入
力支援システム。 - 【請求項２】 セレクタ論理における入出力関係を示す
ものとして予め定められた記号情報の入力により、セレ
クタ論理の認識を可能とする第２認識手段を含む請求項
１記載の真理値表入力支援システム。 - 【請求項３】 真理値表における入力文字列同士の比較
と、当該真理値表における出力文字列同士の比較により
当該真理値表に含まれる論理矛盾を判別する判別手段を
含む請求項１又は２記載の真理値表入力支援システム。 - 【請求項４】 請求項１，２又は３記載の真理値表入力
支援システムを含む論理ＣＡＤシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216903A JPH0554099A (ja) | 1991-08-28 | 1991-08-28 | 真理値表入力支援システム、及び論理ｃａｄシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216903A JPH0554099A (ja) | 1991-08-28 | 1991-08-28 | 真理値表入力支援システム、及び論理ｃａｄシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554099A true JPH0554099A (ja) | 1993-03-05 |
Family
ID=16695723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216903A Pending JPH0554099A (ja) | 1991-08-28 | 1991-08-28 | 真理値表入力支援システム、及び論理ｃａｄシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554099A (ja) |
-
1991
- 1991-08-28 JP JP3216903A patent/JPH0554099A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3027009B2 (ja) | 設計取り込みシステム | |
| US6366874B1 (en) | System and method for browsing graphically an electronic design based on a hardware description language specification | |
| US6701289B1 (en) | Method and apparatus for using a placement tool to manipulate cell substitution lists | |
| US6516456B1 (en) | Method and apparatus for selectively viewing nets within a database editor tool | |
| US7159202B2 (en) | Methods, apparatus and computer program products for generating selective netlists that include interconnection influences at pre-layout and post-layout design stages | |
| US20030009731A1 (en) | Digital circuit layout techniques | |
| JPH01309185A (ja) | Ａｓｉｃ用計算機支援設計システム | |
| US5422833A (en) | Method and system for propagating data type for circuit design from a high level block diagram | |
| US20020010899A1 (en) | Digital circuit layout techniques | |
| US8281269B2 (en) | Method of semiconductor integrated circuit device and program | |
| US7076410B1 (en) | Method and apparatus for efficiently viewing a number of selected components using a database editor tool | |
| US6704916B1 (en) | Method and apparatus for optimizing placement and routing and recording medium for recording program for optimizing placement and routing | |
| JPH0554099A (ja) | 真理値表入力支援システム、及び論理ｃａｄシステム | |
| JPH05314208A (ja) | 真理値表入力支援システム、及び論理ｃａｄシステム | |
| US6877140B1 (en) | Method and system for generating a schematic representing bus structures | |
| JP3476688B2 (ja) | ネットリスト生成方法及びネットリスト生成装置 | |
| JP2858328B2 (ja) | 網図自動生成方法およびそのシステム | |
| JP2535823B2 (ja) | 階層的パタ―ンレイアウト方法 | |
| JPH10198708A (ja) | 図面検証システム | |
| KR100871839B1 (ko) | 스크립트 기반의 애니메이션을 이용한 전자 회로 설계 검증 방법 | |
| JP2522096B2 (ja) | 半導体集積回路のレイアウト設計の検証方法 | |
| Ben-David et al. | PathFinder: A tool for design exploration | |
| JP3696302B2 (ja) | テストベクトル生成方法及び生成装置 | |
| Foulk | CAD in electronics | |
| Grishkin et al. | Automated test development system for digital devices |