JPH0642484B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0642484B2 JPH0642484B2 JP60197843A JP19784385A JPH0642484B2 JP H0642484 B2 JPH0642484 B2 JP H0642484B2 JP 60197843 A JP60197843 A JP 60197843A JP 19784385 A JP19784385 A JP 19784385A JP H0642484 B2 JPH0642484 B2 JP H0642484B2
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- JP
- Japan
- Prior art keywords
- film
- silicon film
- amorphous silicon
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特に多結晶シリ
コンゲート素子の形成方法に関する。
コンゲート素子の形成方法に関する。
（発明の概要） 本発明は半導体装置の製造方法において、基板上に不純
物をドープした非晶質シリコン膜を堆積する工程と、前
記不純物ドープ非晶質シリコン膜上にマスクパタンを形
成する工程と、ドライエッチング法により前記不純物ド
ープ非晶質シリコン膜を選択的にエッチングする工程
と、ついで前記のマスクパタンを除去した後、熱処理を
行って、前記不純物ドープ非晶質シリコン膜を多結晶化
する工程とを具備することを特徴とする半導体装置の製
造方法をうることにある。
物をドープした非晶質シリコン膜を堆積する工程と、前
記不純物ドープ非晶質シリコン膜上にマスクパタンを形
成する工程と、ドライエッチング法により前記不純物ド
ープ非晶質シリコン膜を選択的にエッチングする工程
と、ついで前記のマスクパタンを除去した後、熱処理を
行って、前記不純物ドープ非晶質シリコン膜を多結晶化
する工程とを具備することを特徴とする半導体装置の製
造方法をうることにある。
（従来技術および発明が解決しようとする問題点） 近年、半導体集積回路製作技術はますます微細化の方向
に進んでおり、微細パタンの高精度な加工技術として、
ドライエツチング法が広く用いられつつあり、多結晶シ
リコン膜の高精度の微細加工には反応性イオンエツチン
グ法が広く利用されている。この方法は、数十ないし数
百evの高エネルギーを有する反応性イオンのスパッタ作
用により膜をエツチングするもので、この方法によれ
ば、パタン変換差の少い、いわゆる方向性エツチングが
可能である。しかし、この方法はイオンのスパッタ作用
を利用しているために下地のシリコン酸化膜とのエツチ
レート比をあまり高くとれない。近年、半導体集積回路
の微細化が急速に進展しており、多結晶シリコンゲート
素子における下地シリコン酸化膜厚はますます薄層化の
傾向にある。したがつて、多結晶シリコン膜とシリコン
酸化膜とのエツチレート比が高くとれる加工技術が必要
となる。それを実現しうるものとしてＥＣＲプラズマ流
を用いる方法やマグネトロン放電を利用する反応性イオ
ンエツチング法などがある。前者は低エネルギーを有す
るプラズマ流で多結晶シリコン膜をエツチングするも
の、後者はマグネトロン放電を用いることによりプラズ
マ密度を高め、低い電界下でエツチングを行うもので、
いずれの方法もイオン衝撃が少いために下地シリコン酸
化膜との選択比を高くとることができる。
に進んでおり、微細パタンの高精度な加工技術として、
ドライエツチング法が広く用いられつつあり、多結晶シ
リコン膜の高精度の微細加工には反応性イオンエツチン
グ法が広く利用されている。この方法は、数十ないし数
百evの高エネルギーを有する反応性イオンのスパッタ作
用により膜をエツチングするもので、この方法によれ
ば、パタン変換差の少い、いわゆる方向性エツチングが
可能である。しかし、この方法はイオンのスパッタ作用
を利用しているために下地のシリコン酸化膜とのエツチ
レート比をあまり高くとれない。近年、半導体集積回路
の微細化が急速に進展しており、多結晶シリコンゲート
素子における下地シリコン酸化膜厚はますます薄層化の
傾向にある。したがつて、多結晶シリコン膜とシリコン
酸化膜とのエツチレート比が高くとれる加工技術が必要
となる。それを実現しうるものとしてＥＣＲプラズマ流
を用いる方法やマグネトロン放電を利用する反応性イオ
ンエツチング法などがある。前者は低エネルギーを有す
るプラズマ流で多結晶シリコン膜をエツチングするも
の、後者はマグネトロン放電を用いることによりプラズ
マ密度を高め、低い電界下でエツチングを行うもので、
いずれの方法もイオン衝撃が少いために下地シリコン酸
化膜との選択比を高くとることができる。
一方、多結晶シリコン膜の加工性は膜質依存性が非常に
大きく、膜の形成法及びその後の膜の処理方法により、
ドライエツチング後のパタン形状が異なることをしばし
ば経験する。例えば、減圧ＣＶＤ法により堆積した膜に
イオン注入法によりＰ原子をドープし、熱処理を施した
膜及びＰ原子を含んだドーピングガスの気相反応により
堆積し、熱処理を施した膜を上記マグネトロン放電を利
用した反応性イオンエツチング法によりエツチングする
と、いずれの膜においてもパタン側壁にアンダカツトが
生じる。
大きく、膜の形成法及びその後の膜の処理方法により、
ドライエツチング後のパタン形状が異なることをしばし
ば経験する。例えば、減圧ＣＶＤ法により堆積した膜に
イオン注入法によりＰ原子をドープし、熱処理を施した
膜及びＰ原子を含んだドーピングガスの気相反応により
堆積し、熱処理を施した膜を上記マグネトロン放電を利
用した反応性イオンエツチング法によりエツチングする
と、いずれの膜においてもパタン側壁にアンダカツトが
生じる。
このように、従来法で形成した上記２種類の多結晶シリ
コン膜を上記のドライエツチング法でエツチングした場
合、パタン側壁に明瞭なアンダカツトが観察された。半
導体集積回路にはますます微細で高精度なパタン形成技
術が必要とされるようになつており、アンダカツトをい
かにして小さくするかということが極めて重要になつて
いる。したがつて、従来技術の上記欠点は半導体集積回
路素子製作においては致命的なものである。
コン膜を上記のドライエツチング法でエツチングした場
合、パタン側壁に明瞭なアンダカツトが観察された。半
導体集積回路にはますます微細で高精度なパタン形成技
術が必要とされるようになつており、アンダカツトをい
かにして小さくするかということが極めて重要になつて
いる。したがつて、従来技術の上記欠点は半導体集積回
路素子製作においては致命的なものである。
（問題点を解決するための手段） 本発明はこれらの問題点に着目してなされたもので、そ
の目的とするところは高精度なシリコンゲート構造を有
する半導体装置の製造方法を提供することにある。
の目的とするところは高精度なシリコンゲート構造を有
する半導体装置の製造方法を提供することにある。
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図において、半導体基板１上に、膜厚100Å以下の
非常に薄いシリコン酸化膜２を形成し、この上にジシラ
ン及びホスフインの混合ガスを用いてＣＶＤ法により、
不純物をドープした非晶質シリコン膜３を約3500Åの厚
さに堆積する。その後、この非晶質シリコン膜３上に所
望のレジストパタン４を形成し、これをマスクにして非
晶質シリコン膜３をドライエツチングする（第２図）。
この場合、非晶質シリコン膜３のエツチング終了後、下
地シリコン酸化膜をオーバエツチしてもシリコン酸化膜
が残存するように、シリコン酸化膜に対する非晶質シリ
コン膜のエツチレート比が十分大きくとれるようなエツ
チング方法が必要である。例えば、非晶質シリコン膜厚
のウエハ面内均一性が±10％、それを加工したとき、エ
ツチレートのウエハ面内均一性が±５％であつたとする
と、シリコン酸化膜に対する非晶質シリコン膜のエツチ
レート比（選択比）は約10以上必要である。望ましく
は、シリコン酸化膜の残存厚は50Å以上であることが好
ましく、このためには、選択比が20以上必要となる。こ
のような高選択比を実現できるエツチング法としてはＥ
ＣＲプラズマ流エツチングあるいはマグネトロン放電式
反応性イオンエツチング（低電力領域）などがある。
非常に薄いシリコン酸化膜２を形成し、この上にジシラ
ン及びホスフインの混合ガスを用いてＣＶＤ法により、
不純物をドープした非晶質シリコン膜３を約3500Åの厚
さに堆積する。その後、この非晶質シリコン膜３上に所
望のレジストパタン４を形成し、これをマスクにして非
晶質シリコン膜３をドライエツチングする（第２図）。
この場合、非晶質シリコン膜３のエツチング終了後、下
地シリコン酸化膜をオーバエツチしてもシリコン酸化膜
が残存するように、シリコン酸化膜に対する非晶質シリ
コン膜のエツチレート比が十分大きくとれるようなエツ
チング方法が必要である。例えば、非晶質シリコン膜厚
のウエハ面内均一性が±10％、それを加工したとき、エ
ツチレートのウエハ面内均一性が±５％であつたとする
と、シリコン酸化膜に対する非晶質シリコン膜のエツチ
レート比（選択比）は約10以上必要である。望ましく
は、シリコン酸化膜の残存厚は50Å以上であることが好
ましく、このためには、選択比が20以上必要となる。こ
のような高選択比を実現できるエツチング法としてはＥ
ＣＲプラズマ流エツチングあるいはマグネトロン放電式
反応性イオンエツチング（低電力領域）などがある。
多結晶シリコン膜のプラズマエツチングにおけるエツチ
ングプロセスは通常、結晶粒の境界に沿つて進行すると
考えられる。したがつて、熱処理等により結晶粒径が大
きくなると、パタン側壁に生じるアンダカツト量は大き
くなる。また、ｎ型不純物を含んだ多結晶シリコン膜の
場合には、熱処理を施すことにより活性化し、中性ラジ
カルとの反応が高まるためにエツチレートは増大し、且
つアンダカツト量も大きくなる。これに対し、非晶質シ
リコン膜ではシリコン粒径が非常に小さく、これをプラ
ズマエツチングした場合、第２図に示すように、非晶質
シリコン膜３の側壁にはアンダカツトは生じていない。
また、エツチング途中の膜表面の状態は平滑であり、エ
ツチング終了時における下地シリコン酸化膜２の表面も
非常に平滑であることを観察している。このようにして
形成した非晶質シリコン膜パタンを有する試料をO2プラ
ズマ中で所定の時間だけアツシング処理を行い、レジス
トパタン４を除去する。その後、この試料を窒素雰囲気
中で例えば900℃，30分間の熱処理をすると非晶質シリ
コン膜３は結晶化し多結晶シリコン膜３′となる（第３
図）。このとき、非晶質シリコン膜３中にドープされて
いるＰ原子は活性化され、電気伝導を司どるキヤリア密
度が高まり、多結晶シリコン膜３′の比抵抗は低下す
る。非晶質シリコン膜３を多結晶シリコン膜３′に変質
させ、比抵抗を低下させることにより、この膜はシリコ
ンゲート素子のゲート電極配線として機能する。非晶質
シリコン膜を多結晶化させる方法としては上記のような
窒素雰囲気中におけるアニール処理による方法以外に酸
化工程を通すことにより、必然的に多結晶化するので、
場合によつてはアニール処理工程を省略することもでき
る。第４図は非晶質シリコンパタンを形成後、酸化工程
を通した後の断面図であり、多結晶シリコン膜パタン
３′の表面は酸化膜５に覆われている。
ングプロセスは通常、結晶粒の境界に沿つて進行すると
考えられる。したがつて、熱処理等により結晶粒径が大
きくなると、パタン側壁に生じるアンダカツト量は大き
くなる。また、ｎ型不純物を含んだ多結晶シリコン膜の
場合には、熱処理を施すことにより活性化し、中性ラジ
カルとの反応が高まるためにエツチレートは増大し、且
つアンダカツト量も大きくなる。これに対し、非晶質シ
リコン膜ではシリコン粒径が非常に小さく、これをプラ
ズマエツチングした場合、第２図に示すように、非晶質
シリコン膜３の側壁にはアンダカツトは生じていない。
また、エツチング途中の膜表面の状態は平滑であり、エ
ツチング終了時における下地シリコン酸化膜２の表面も
非常に平滑であることを観察している。このようにして
形成した非晶質シリコン膜パタンを有する試料をO2プラ
ズマ中で所定の時間だけアツシング処理を行い、レジス
トパタン４を除去する。その後、この試料を窒素雰囲気
中で例えば900℃，30分間の熱処理をすると非晶質シリ
コン膜３は結晶化し多結晶シリコン膜３′となる（第３
図）。このとき、非晶質シリコン膜３中にドープされて
いるＰ原子は活性化され、電気伝導を司どるキヤリア密
度が高まり、多結晶シリコン膜３′の比抵抗は低下す
る。非晶質シリコン膜３を多結晶シリコン膜３′に変質
させ、比抵抗を低下させることにより、この膜はシリコ
ンゲート素子のゲート電極配線として機能する。非晶質
シリコン膜を多結晶化させる方法としては上記のような
窒素雰囲気中におけるアニール処理による方法以外に酸
化工程を通すことにより、必然的に多結晶化するので、
場合によつてはアニール処理工程を省略することもでき
る。第４図は非晶質シリコンパタンを形成後、酸化工程
を通した後の断面図であり、多結晶シリコン膜パタン
３′の表面は酸化膜５に覆われている。
以上述べた方法により、非晶質シリコン膜３を熱処理し
て多結晶化してデバイスを作製し、電気的特性を測定し
たところ良好な結果が得られた。
て多結晶化してデバイスを作製し、電気的特性を測定し
たところ良好な結果が得られた。
（発明の効果） 以上説明したように本発明によれば、不純物をドープし
た非晶質シリコン膜を堆積した後にエツチングし、その
後、熱処理を施し、非晶質シリコン膜を多結晶化するこ
とにより、アンダカツトの生じない多結晶シリコンゲー
ト配線層が形成できる。
た非晶質シリコン膜を堆積した後にエツチングし、その
後、熱処理を施し、非晶質シリコン膜を多結晶化するこ
とにより、アンダカツトの生じない多結晶シリコンゲー
ト配線層が形成できる。
換言すれば、高濃度の不純物をドープしたシリコン膜を
ドライエッチングする場合、サイドエッチングを受けに
くいためにパターン変換差を小さくでき、高精度のゲー
ト加工が可能である効果を有するものである。
ドライエッチングする場合、サイドエッチングを受けに
くいためにパターン変換差を小さくでき、高精度のゲー
ト加工が可能である効果を有するものである。
第１図ないし第３図は本発明の半導体装置の製造方法の
実施例を示すもので、多結晶シリコンゲート加工工程を
示す断面図であり、また、第４図は非晶質シリコン膜を
多結晶化する方法の一例を示す断面図である。 １……シリコン基板 ２……シリコン酸化膜 ３……非晶質シリコン膜 ３′……多結晶シリコン膜 ４……レジストパタン ５……酸化膜
実施例を示すもので、多結晶シリコンゲート加工工程を
示す断面図であり、また、第４図は非晶質シリコン膜を
多結晶化する方法の一例を示す断面図である。 １……シリコン基板 ２……シリコン酸化膜 ３……非晶質シリコン膜 ３′……多結晶シリコン膜 ４……レジストパタン ５……酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−23584（ＪＰ，Ａ) 特開 昭59−22348（ＪＰ，Ａ) 特開 昭58−175847（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上に不純物をドープした非晶質シリコ
ン膜を堆積する工程と、前記不純物ドープ非晶質シリコ
ン膜上にマスクパタンを形成する工程と、ドライエッチ
ング法により前記不純物ドープ非晶質シリコン膜を選択
的にエッチングする工程と、ついで前記のマスクパタン
を除去した後、熱処理を行って、前記不純物ドープ非晶
質シリコン膜を多結晶化する工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197843A JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197843A JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258663A JPS6258663A (ja) | 1987-03-14 |
| JPH0642484B2 true JPH0642484B2 (ja) | 1994-06-01 |
Family
ID=16381260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197843A Expired - Lifetime JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642484B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570760B2 (ja) * | 1987-08-25 | 1997-01-16 | ソニー株式会社 | 配線形成方法 |
| JPH0687465B2 (ja) * | 1988-04-15 | 1994-11-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2907122B2 (ja) * | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP6211287B2 (ja) * | 2013-04-04 | 2017-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558815B2 (ja) * | 1973-06-29 | 1980-03-06 | ||
| JPS58175847A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5922348A (ja) * | 1982-07-29 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-09-09 JP JP60197843A patent/JPH0642484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258663A (ja) | 1987-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |