JPH0554267B2

JPH0554267B2 -

Info

Publication number: JPH0554267B2
Application number: JP56000633A
Authority: JP
Inventors: Jei Matsukueruroi Debitsudo
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1980-01-07
Filing date: 1981-01-06
Publication date: 1993-08-12
Also published as: JP2568770B2; JPS56142675A; JPH056981A

Description

【発明の詳細な説明】本発明は半導体記憶装置に関するものであり、
より具体的には電気的にプログラム可能な
MOSROMに関するものである。

不揮発性の半導体は記憶された情報が給電を止
めても失なわれないことにおいて大きな有用性を
有する。不揮発性メモリの最も一般的な例は
MOSROMであつて、これにおいては記憶された
情報がゲートレベルマスクまたはモート（moat）
マスクの製作により恆久的に固定される。これに
ついてはTI社に譲渡された米国特許第3541543号
に述べられている。ほとんどの計算器およびマイ
クロプロセツサシステムはこのタイプのROMを
用いて多数の命令語から成るプログラムを記憶す
る。しかしながら、ROM装置を製作の後にプロ
グラムできるようにして、全ての装置が等しく何
ら独自のマスクを必要としないようにすることが
好ましい。様々な電気的にプログラム可能な
ROM装置が開発されており、例えば米国特許第
3984822号に示されているものはフローテイング
ゲートを２重レベルポリシリコンMOSROMに使
用している。このフローテイングゲートはチヤン
ネルからの電子注入により充電され、何年もの間
充電されたまま留まる。このタイプの他の装置は
窒化酸化物による電荷貯蔵を用いている。電気的
に修正可能なROMが開発されており、1975年12
月29日に出願された米国特許出願第644982号のみ
ならず1975年４月29日に発行された米国特許第
3881180号および1975年５月６日に発行された米
国特許第3882469号に述べられている。これらは
すべてW.M.GosneyによるものであつてTI社に
譲渡されている。これらの装置は２重注入（ホー
ルおよび電子の両方）を伴うフローテイングゲー
トセルであつて、二重注入によりゲートの充電お
よび放電が行なわれる。他の電気的にプログラム
可能でかつ電気的に修正可能なROMは
Lawrence S.WallまたはDavid J.McElroyによ
り1976年12月27日に出願されTI社に譲渡された
米国特許出願第754144号、同第754206号、同第
754207号および同第754208号に開示される。しか
しながら、従来のセルはいくつかの所望されない
特性を呈した。例えばセルサイズが大きいこと、
標準技術がプロセスに適用できないこと、プログ
ラミングに高電圧が必要なこと等である。

それ故本発明の主要な目的はメモリセルアレ
イ、例えば電気的にプログラム可能な読み出し専
用メモリセルのような半導体装置を作るための改
善された方法を提供することである。もう１つの
目的は半導体集積回路内に形成する際にセルサイ
ズの小さいメモリセルを提供することである。さ
らに他の目的はＮチヤネルシリコンゲート技術と
一般に両立する密なメモリセルアレイを作るため
の方法を提供することである。

本発明によれば、ゲート酸化物、ポリシリコ
ン、および窒化物の各層が連続してまず半導体本
体の表面に付加され、それから少なくとも窒化物
がフオトレジストを用いてパタンづけされそのあ
とにフイールド酸化物が成長する。このことは従
来技術とは異なつている。なぜならばポリシリコ
ンの第１のレベルが窒化物より先にフイールド酸
化物の後ではなしに成長するからである。

本発明の１つの実施例によれば、一般に標準的
なプロセス技術と両立するＮチヤンネル、シリコ
ンゲート、セルフアライン、二重レベルポリシリ
コンプロセスにより作られるフローテイングゲー
トMOSプログラム可能ROMセルが提供される。
フローテイングゲートは絶縁体により第２レベル
のポリシリコンから絶縁された第１レベルのポリ
シリコンにより形成される。セルは適当な電圧を
ソース、ドレインおよびゲートに印加することに
より電気的にプログラムされる。密なアレイは次
のようなプロセスにより得られる。即ちゲート酸
化物、第１レベルのポリシリコン、およびシリコ
ン窒化物の平行なストリツプをこれらの層の被着
およびパターンづけによつて形成し、その後に窒
化物をマスクとして用いてフイールド酸化物を成
長させるプロセスである。第１のストリツプに垂
直な平行するストリツプのパターンはフイールド
酸化物および最初のストリツプの一部を除去する
ためにエツチされて拡散マスクを作成する。第２
レベルのポリシリコンは拡散の後に付加されて制
御ゲートおよび行ラインを形成する。

本発明の他の実施例においてはＮ型不純物注入
はフイールド酸化物を成長させるより先に、窒化
物、ポリシリコンおよびフオトレジストをマスク
として用いて行なわれる。その後、フイールド酸
化物の成長の後に、これらのＮ型領域はEPROM
メモリの列ラインを形成する。その後、第２レベ
ルのポリシリコンまたは金属が付加されて最初の
ストリツプに垂直なストリツプとしてパターンづ
けされ、行ラインを定める。EPROMアレイはこ
のように本質的に２つだけのマスク工程を用いて
定められる。

本発明の特性と考えられる新しい特徴は特許請
求の範囲に述べられている。しかしながら他の特
徴および利点と共に本発明は例証的な実施例に関
する以下の詳細な記述を添付図面と関連させて読
むことにより最もよく理解されよう。

そこで、まず本発明の前提となる従来の不揮発
性メモリセルについて、第１〜第６図を参照して
説明する。第１図に不揮発性半導体メモリセルア
レイが示されている。各々のセルはフローテイン
グゲートトランジスタ１０であつてソース１１、
ドレイン１２、フローテイングゲート１３および
制御ゲート１４を有する。セルの１つの行の全て
のゲート１４は行アドレスライン１５に接続さ
れ、また全ての行アドレスライン１５は行デコー
ダ１６に接続される。セルの１つの列の全てのソ
ースおよびドレイン電極１１または１２は列ライ
ン１７に接続され、またソースおよびドレイン列
ライン１７は各々の端部で列デコーダ１８に接続
される。書き込みまたはプログラムモードにおい
て、列デコーダは高電圧（約＋25V）または低電
圧（プロセスにより大地電位またはV_ss、もしく
はV_bb）を、ライン１９ｃによる列アドレスおよ
び「０」または「１」のデータ入力に応答して
各々のソースおよびドレイン列ライン１７に選択
的に印加する機能を果たす。書き込みまたはプロ
グラム動作のためには、行デコーダ１６はライン
１９Ｒにより行アドレスに応答して高電圧V_pま
たは低電圧V_ssもしくは大地電位を各々の行ライ
ンに印加する機能を果たす。読み出しのために
は、列デコーダ１８は選択されたセルの右側のラ
イン１７を接地し、静電的な負荷を左側の縦列ラ
イン１７に接続する。それには1976年10月26日に
J.H.Raymondに発行されTI社に譲渡された米国
特許第3988604号の第１４図に示されているよう
なデコーダ配置を用いる。行デコーダ１６は選択
されたライン１５に対して論理「１」即ちV_dd電
圧を加え、また他の全ての行ライン１５に対して
論理「０」即ちV_ssを加える。

セルの１つの構造は大きく拡大された断面図と
して第２図に示されている。このセルはここに記
述されるＮチヤンネルシリコンゲートMOSトラ
ンジスタのためにはＰ型シリコンである半導体基
板２０内に形成される。セルのトランジスタ１０
はソース１１およびドレイン１２であるN⁺型領
域２２の間のチヤンネル領域２１により形成され
る。チヤンネル領域２１はフローテイングゲート
１３の真下に位置し、フローテイングゲート１３
はりんでドープした多結晶シリコンから成る。フ
ローテイングゲート１３は下に位置するチヤンネ
ル領域２１からゲート酸化物層２３により絶縁さ
れる。ゲート酸化物層２３は本発明によれば以下
に記述するような厚さ約700Å乃至1200Åの特別
に熱的に成長したシリコン酸化物である。制御ゲ
ート１４もりんでドープした多結晶シリコンから
成り、フローテイングゲート１３の端部を越えて
行ライン１５として伸びている。制御ゲート１４
はフローテイングゲートから熱酸化物層２４によ
り絶縁される。熱酸化物層２４は選択された厚さ
にすることができる。一般的には、1976年12月27
日にL.S.Wallにより出願されT.I.社に譲渡された
米国特許出願第754144号によれば、酸化物層２４
の厚さはプロセスの種類、所望される動作電圧お
よび条件その他に応じて選択され、酸化物層２４
にかかる電界が高い時に電荷がフローテイングゲ
ート１３から逃げることにより本装置を電気的に
プログラムを解かれるようにすることが可能であ
る。但しこの漏れは通常は所望されざる状態であ
る。さもなければ酸化物層はゲート酸化物２３よ
り厚く作られ、例えば約2000Åになる。セルは制
御ゲート１４がV_pにあるときにソース１１を高
電圧すなわち約25VのV_pに保ちかつドレイン１
２をV_ssに保つことによりプログラムされる。そ
うするとチヤンネル２１が通過する電流のレベル
は電子が酸化物２３を通して注入されフローテイ
ングゲート１３を充電するようなレベルとなる。
１度充電されると、フローテイングゲートはこの
状態に無限に留まり、そしてトランジスタの見か
けの閾電圧が非常に増大して約＋3V乃至＋11V
になる。アレイは紫外線を当てることによりプロ
グラムを解かれる。

さて第３図を参照すると、本発明によるセルア
レイの一部が図示されている。第４図ａ〜ｄは第
３図の装置の第２図と同様な断面図であつて構造
の細部を示している。第３図に示されている領域
は約15.2×25.4ミクロン（0.6ミル×1.0ミル）の
大きさである。全体のセルアレイは例えば65536
セル（2¹⁶）または131072セル（2¹⁷）またはこの
他のべき数のセルを含むことができる。示されて
いるセルのための15のトランジスタ１０は各々の
側に厚い（ただし従来よりは薄い）フイールド酸
化物２９をもつセルの行を形成する３つの平行に
延長されたモート（moat）内に形成される。モ
ート内のN⁺拡散領域２２はセル間およびトラン
ジスタのソースとドレインとの間の相互連絡を形
成し、列ライン１７のみならずセルの行を形成す
る。ポリシリコンの延長された平行なストリツプ
はアドレスライン１５およびトランジスタの制御
ゲート１４を形成する。フローテイングゲート１
３はストリツプ１５の真下に埋められる。本発明
の単純化された構造および製作技術はソース、ド
レイン、行および列ラインを１度の拡散マスク操
作において非常に密なレイアウトで形成しかつ相
互接続することを可能にする。

次に第５図ａ〜ｅおよび第６図ａ〜ｅを参照し
つつ、上述の装置を製作するプロセスを説明す
る。第５図ａ〜ｅは仕上げられた装置の第２図ま
たは第４図ａの断面図即ち第３図の直線ａ−ａに
対応し、一方第６図ａ−ｅは第４図ｄの断面図、
即ち第３図の直線ｄ−ｄに対応することに留意さ
れたい。

これはMOS集積回路装置を作るためのＮチヤ
ンネルシリコンゲート二重レベルポリシリコンプ
ロセスについても、第１レベルのポリシリコンが
最初に被着されることを除けば同様である。最初
の材料はＰ型単結晶シリコンの薄片であつて直径
約7.6cm（３インチ）、厚さ約0.76mm（30ミル）で
あつて＜100＞平面で切断され、ほう素でドープ
されて約６オームcm乃至８オームcmの比抵抗を持
つようになつたＰ型導電性を持つ。第３図乃至第
６図においてウエーハ即ち本体２０は薄片の非常
に対さな部分を表わし、代表的なサンプル断面と
して選ばれたものである。最初に、適当な清浄処
理の後に薄片は炉内で約1000℃の高温で酸素にさ
らされることにより酸化され、厚さ約1000Åの酸
化物層２３を作成する。従来技術とは異なつて、
この層２３は完成した装置内にゲート酸化物とし
て留まる。次に多結晶シリコンの層４１が反応器
内で薄片全体の上に被着される。それには通常の
技術、例えば水素中でシランを約930℃で分解し
て約1/2ミクロンの厚さとし、最終的にはフロー
テイングゲート１３を形成するポリシリコンを作
成するという技術を用いる。ポリシリコンの層に
はりんが被着および拡散されて導電性が高められ
る。この拡散は基板２０には浸透しない（薄片の
図示されていない他の部分上でのポリシリコンと
シリコンの接触領域は除く）。それから窒化シリ
コンSi₃N₄の層４２が高周波反応器内でシランお
よびアンモニアの雰囲気にさらされることにより
形成される。この窒化物層４２は約1000Åの厚さ
まで成長させられる。次に、この３層サンドイツ
チは行に対応する複数の平行なストリツプにより
パターンづけされる。この目的のためにフオトレ
ジストのコーテイング４３が上表面全体にかけら
れた後、所望のパターンを定めるマスクを通して
紫外線で露光されて現像される。これは窒化物を
エツチして除くべき領域４４を残す。薄片が受け
る一連のエツチ処理は露光されたポリシリコン４
１および酸化物２３のみならず、窒化物層４２の
フオトレジストでおおわれていない部分を除去す
るがフオトレジスト４３とは反応しない。

薄片は今度はイオン注入工程に入る。それには
好ましくは他の大きめのモートマスク（moat
mask）が用いられ、それによりほう素原子が注
入マスク用フオトレジストでおおわれていない部
分のシリコン領域へ注入される。ほう素はＰ型導
電性をもたらす不純物なので、より強くドープさ
れたp⁺領域が表面に作られる。ボロンの注入は
100KeVにおいて約４×10¹³／cm²の線量で行なう
のがよい。注入の後、フオトレジストの層は除去
される。これらの注入領域は図示されていないが
最終的にはp⁺チヤンネルストツプ領域を形成す
る。モートマスクが大きめであるために、チヤン
ネルストツプ領域はN⁺領域すなわちチヤンネル
に接触しないので降伏の問題が回避される。

本プロセスにおける次の工程はフイールド酸化
物の形成であつて、これは薄片を蒸気または酸化
雰囲気に約900℃で大体10時間さらすことにより
行なわれる。第６図ｂで見られるように、これは
厚いフイールド酸化物領域即ち層２９を成長さ
せ、この領域はシリコンが酸化するにつれてシリ
コンが消費されるのでシリコン表面の中に達す
る。窒化物層４２はその下の酸化をマスクする。
この層２９の厚さは標準的なプロセスにおけるよ
り薄く、大体4000Å乃至8000Åであつてその半分
はもとの表面より上にありまた半分は下にある。
チヤンネルストツプ注入はもし行なわれれば一部
消滅するが、さらに酸化前面の前方にあるシリコ
ン中へ拡散もする。

図には反映されていないが、イオン注入工程は
集積回路内のトランジスタにおける所望の閾値ま
たは動作パラメータを規定するために行なうこと
ができる。前記集積回路はセルアレイ内のもので
もよく、あるいはデコーダ、出力バツフア、入力
ラツチおよびバツフア、クロツク発振器その他の
周辺回路内のものでもよい。最初に、ほう素を
50KeVで約2.5×10¹¹原子／cm²の線量で注入する
ことにより薄い酸化物のエンハンスモードトラン
ジスタの閾電圧値を調整し、基板バイアス電圧の
必要がないようにする。次に、フオトレジスト層
を付加してパターンづけし、周辺回路におけるデ
プリーシヨン負荷トランジスタのチヤンネル領域
を露光する。これらの領域は次に150KeVにおい
て約１×10¹²／cmの線量でりんの注入を受ける。
このりん注入は周辺回路における装置のために高
速度と低電力との折り合いをつけるために選択さ
れる。

次に第６図ｃを参照すると、窒化物４２、ポリ
シリコンコーテイング４１およびその下にあるゲ
ート酸化物層２３は次に行１５に垂直な複数の平
行ストリツプとしてパターンづけされ、列が作ら
れる。これはフオトレジストの層４５を付加し、
この目的のために用意されたマスクを通して紫外
線で露光して現像し、次にウエーハ表面に残るフ
オトレジストマスキングストリツプを用いてエツ
チングすることにより行なわれる。結果として生
じる構造は第５図ｃおよび第６図ｃに見られ、残
つているポリシリコン層４１の一部はトランジス
タ１０のフローテイングゲートとなるものを提供
する。フイールド酸化物２９もフオトレジスト４
５でおおわれていないこところがストリツプ状に
除去され、そこでのN⁺拡散が列ライン１７を与
える。

次に第５図ｄおよび第６図ｄを参照すると、ポ
リシリコン４１およびその下にある薄い酸化物２
３のみならず残つているフイールド酸化物２９を
も拡散マスクとして用いて、薄片は今度はN⁺拡
散を受ける。それによりりんが被着され、シリコ
ン薄片２０中へ拡散してモード内の領域２２のみ
ならず列ライン１７、N⁺ソースおよびドレイン
領域１１および１２を作成する。拡散の深さは約
8000Åである。N⁺拡散領域は様々な領域を共に
接続する導線として機能し、またソースまたはド
レイン領域としても機能する。窒化物４３は除去
され、露出したシリコン表面は拡散の後に酸化さ
れて第６図ｅのポリシリコン４１およびシリコン
表面上の酸化物コーテイング２４を提供する。二
酸化シリコン層２４はシリコンおよびポリシリコ
ン上で成長させられポリの上面および側面を含む
全ての露出された表面上のコーテイングを提供す
る。層２４は約900℃で酸素中において約１時間
成長させられて約2000Åの厚さになりポリシリコ
ンの一部を消費する。

次に、上述のような反応を用いて第２レベルの
ポリシリコンが薄片の全上表面の上に酸化物層２
４をおおつて被着され、その後それを導電性にす
るりん拡散を受けて制御ゲート１４および行ライ
ン即ちストリツプ１５を設ける。第２レベルのポ
リシリコンはフオトレジストを用いてストリツプ
１５を定めるためにパターンづけされ、第２図乃
至第５図の構造を提供する。

次に第１図乃至第４図の装置を作るための好ま
しい本願発明による製造方法を第７図および第８
図を参照して述べる。前述のように、ゲート酸化
物２３、ポリシリコンの第１の層４１および窒化
シリコン層４２が第７図ａおよび第８図ａに見ら
れるようにサンドイツチ状に被着され、この３層
サンドイツチはフオトレジストのコーテイング４
３を用いて複数の平行なストリツプとしてパター
ンづけされる。その際領域４４は残されてそこの
窒化物層４２およびポリシリコン４１はエツチし
て除かれる。次にひ素注入が行なわれて第８図ｂ
に見られるようにシリコン表面において領域１
７′が作られる。これらは完成した装置において
列ライン１７となる。フオトレジスト４３は除去
され、次にフイールド酸化物２９が第６図ｂに関
連して上に言及したのと同じプロセス工程により
成長させられ、第８図ｃに見られる構造を生じ
る。注入されたひ素は酸化前面の前方に拡散して
フイールド酸化物２９の下に列ライン１７を作
る。次に窒化物層４２は窒化物を侵しシリコンま
たは酸化シリコンは侵さないエツチヤントにより
除去され、第７図ｄおよび第８図ｄに見られる薄
い中間レベル酸化物２４が熱的に成長させられ
る。この工程は第５図ｅおよび第６図ｅに関して
上に論じたのと同じタイプの工程である。この酸
化物２４はこの時点においては平行ストリツプの
形である第１レベルのポリシリコンの露出された
表面全てをおおう。次に、ポリシリコンの第２の
層４６が第７図ｅおよび第８図ｅに見られるよう
に中間レベル酸化物２４の上面に被着され、また
フオトレジストのコーテイング４５が第２レベル
のポリシリコンの上に付加される。フオトレジス
ト４５はフオトレジスト４３を露光するのに用い
られるマスクと同様であるが90°回転したマスク
を通して露光され、次に現像されてフオトレジス
トのストリツプを残す。このストリツプは第１の
穴４４であつたものに対し垂直に引き伸ばされた
穴４７を設ける。次に第７図ｆおよび第８ｆを見
ると、次の工程では穴４７内の第２レベルのポリ
シリコン４６、酸化物２４、および第１レベルの
ポリシリコン４１がエツチして除去される。この
一連の工程においてはマスクの精密なアライメン
トはなんら必要とされない。第１レベルのポリシ
リコンフローテイングゲートの全ての４つのヘリ
はセルフアラインされており、そのうち２つは第
２レベルのポリシリコン制御ゲートストリツプの
ヘリとそろい、また他の２つはフイールド酸化物
２９のストリツプとそろつている。

第７図ｆおよび第８図ｆに見られるのは第３図
のａ−ａおよびｃ−ｃでの断面である。エツチン
グの後に残る第２レベルのポリシリコン４６は行
ライン１５および制御ゲート１４を変形し、一方
第１レベルポリシリコンの残つている正方形はフ
ローテイングゲート１３を形成する。フイールド
酸化物２９の下のN⁺領域は列ライン１７である。
第３図の断面図であつて、第４ｂ図および第４ｄ
図に対応するのが第７図および第８図のプロセス
によつて作られるものの断面図が第９図および第
１０図に示されている。即ち、第９図は（第７図
および第８図のプロセスを用いて作られたもの
の）第３図の直接ｂ−ｂによる断面図であり、ま
た第１０図は（第７図および第８図のプロセスを
用いて作られたものの）第３図の直線ｄ−ｄによ
る断面図である。

第７図および第８図のプロセスによつて作られ
る第３図の装置は先のように第１図の回路により
定義される。ライン１７の抵抗はプログラムを遅
くする。プログラミングを向上させるためには
1979年10月１日に出願された本出願人による米国
特許出願第80712号に示されているような技術を
用いることができる。即ち、一連のパルスにおけ
るライン１７の容量性の放電が選択されたセル１
０のソースからドレインへの通路におけるプログ
ラミング電流を発生させるために使用される。但
しこの技術は遅い。なぜなら幾つかのパルスが必
要であれば繰り返し行なわれる選択された列ライ
ンの充電のために時間を与えなければならないか
らである。従つて、第１図の見かけのグラウンド
アレイ（virtual ground array）の代わりに第１
１図に見られるような従来のアレイを用いること
が好ましい。共用の接地ライン１７ａが出力ライ
ン１７の各々の対の間に設けられる。この構造を
作成するために、第３図のアレイはフオトレジス
トを用いて他のマスクおよびエツチ工程を受け、
それによりセル１０の３つ目毎の列が除去され
る。この目的のために、第８図ｂの領域１７′の
注入の後かつ第８図ｃのフイールド酸化物の成長
より先に、他のマスクおよびエツチ工程が３つ目
毎の縦列から窒化物４２およびその真下のポリシ
リコン４１を除去する。このマスクは領域４４に
重ねても有害な影響はないので高い精度は要求さ
れない。窒化物４２が除去された所ではフイール
ド酸化工程が酸化物２９を成長させ、その後には
セル１０は形成されない。しかしながら、この部
分のフイールド酸化物の下にはN⁺注入がないの
で、向かい合う側の隣接する列ライン１７は互い
に絶縁されることになる。結果として生じる完成
した構造は第１２図の断面図に見られ、これは第
８図ｆに対応している。第１１図および第１２図
の方法で構成されるとアレイのビツト密度は1/3
だけ縮小されるが、その密度は依然として米国特
許第3984822号により作られるEPROMの密度よ
りずつと大きい。

ここまで記述してきたEPROMは第２レベルの
絶縁体としてポリシリコンを使用しているが、ア
ルミニウムのような他の金属を代わりに用いるこ
ともできる。アルミニウムはポリシリコンより低
い比抵抗を有する。アルミニウムは上述の第２レ
ベルのポリシリコンの被着およびパターンづけの
代わりに、従来のプロセス工程により被着および
パターンづけされる。アルミニウムがエツチされ
た後、酸化物およびポリシリコンのその時に露出
された部分は異なるエツチヤントにより除去され
る。

第７図乃至第１０図のフイールド酸化物は行ア
ドレスライン１５と列アドレスラインの間の容量
結合を縮小する機能を果たす。このフイールド酸
化物の厚さは縮小される結合係数と長い酸化工程
のために起きるフイールド酸化物のモード領域へ
のインクローチメント（encroachment）とのあ
いだの折り合いをつけるように選択される。従つ
て約2000Åまたは3000Åが最適となる。回路設計
において高い容量結合を例えば低速装置に対して
許容できるなら、その場合には窒化物酸化マスク
層４２は必要ない。第１レベルのポリシリコンが
パターンづけされた後にひ素注入により領域１
７′が形成され（第８図ｂを参照のこと）、また酸
化物層２９が約1000℃における拡散即ちドライブ
イン工程中に約1000Åまで成長させられ、その時
に第１レベルのポリシリコン表面の一部も酸化さ
れて中間レベル酸化物２４を形成する。

本発明を例示的な実施例に関連して記述した
が、本記述は限定的な意味に解釈されることを意
図するものではない。本発明の他の実施例のみな
らず、これらの例示的な実施例の様々な修正は本
記述を参照すれば当業者には明きらかとなろう。
従つて特許請求の範囲は本発明の真の範囲内に帰
するようないかなるこのような修正または実施例
をも包含する。

【図面の簡単な説明】

第１図は本発明の基礎となる従来の不揮発性メ
モリアレイを説明する概略図、第２図は第１図の
アレイにおけるメモリセルの１つの拡大断面図、
第３図は第１図および第２図のセルアレイを含む
半導体集積回路チツプの一部を示す平面図、第４
図ａ〜ｄは各々第３図の直線ａ−ａ，ｂ−ｂ，ｃ
−ｃ，およびｄ−ｄに沿つた第３図のアレイの断
面正面図、第５図ａ〜ｅは従来の不揮発性メモリ
セル製造方法の様々な段階について示したもの
で、第２図または第４図ａに対応する断面図、第
６図ａ〜ｅは第４図ｄに対応してアレイを製作の
連続的な段階について示す断面図、第７図ａ〜ｆ
が本発明の製造方法のプロセスを示したもので、
第３図の直線ａ−ａに沿つた断面図、第８図ａ〜
ｆは第７図ａ〜ｆと同様、本願発明の製造方法の
プロセスを示したもので、第３図の直線ｃ−ｃに
沿つた断面図、第９図は第７図ａ〜ｆおよび第８
図ａ〜ｆのプロセスによつて作られる第３図の装
置の直線ｂ−ｂに沿つて取つた断面正面図、第１
０図は第７図ａ〜ｆおよび第８図ａ〜ｆのプロセ
スによつて作られる第３図の装置の直線ｄ−ｄに
沿つて取つた断面正面図、第１１図は第３図に対
応するが「見かけのグラウンド」アレイのかわり
に共用グラウンドラインを持つように修正された
装置の平面図、第１１ａ図は全体として第１図に
対応するが第１１図におけるように修正された第
１１図の装置の電気的概略図、第１２図は第１１
図の装置の直線ｃ−ｃに沿つた断面正面図であ
る。参照番号の説明、１０……トランジスタ、１１
……ソース、１２……ドレイン、１３……フロー
テイングゲート、１４……制御ゲート、１５……
行アドレスライン、１６……行デコーダ、１７…
…列ライン、１８……列デコーダ、２０……半導
体基板、２１……チヤンネル領域、２２……N⁺
型領域、２３……ゲート酸化物層、２４……熱的
に成長させられた酸化物層、２９……厚いフイー
ルド酸化物、４１……第１のポリシリコン層、４
２……窒化シリコン層、４３……フオトレジスト
コーテイング、４４……第１の穴、４５……フオ
トレジスト層、４６……ポリシリコンの第２の
層、４７……延長された穴。

Claims

【特許請求の範囲】１行列メモリセルアレイ形状の電気的にプログ
ラム可能なフローテイングゲート不揮発性半導体
メモリの製造方法であつて、第１の絶縁物、多結晶シリコン層及びマスクの
連続的なコーテイングの構成物を第１の導電型の
シリコン本体表面に付加する工程、前記構成物にパターン付けをして第１の複数の
平行なストリツプを設ける工程、前記第１の複数の平行なストリツプによつてカ
バーされない前記シリコン本体表面中へ第２の導
電型のドーパントイオンをインプラントして、前
記シリコン本体表面に長く延びた列ラインを形成
する工程、前記シリコン本体表面を酸化して、前記第１の
複数の平行なストリツプの間の区域に前記第１の
絶縁物のコーテイングより厚いフイールド酸化物
を生成する工程、前記全工程により得られたものの表面上にそこ
から第２の絶縁物のコーテイングにより絶縁され
た第２の導電層を被着する工程、前記第１の複数の平行なストリツプと前記第２
の導電層にパターン付けをして、上記多結晶シリ
コン層を島状とし、かつ第２の複数の平行なスト
リツプを形成する工程より成り、その際上記第２の複数の平行なストリツプは、
上記第１の複数の平行なストリツプとは直角であ
り、更に前記第２の複数の平行なストリツプは、行ライ
ンを提供しかつ上記シリコン本体表面中に延在す
る列ラインとは直角である、ことを特徴とする半導体メモリの製造方法。