JPH056981A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 集積度の高い半導体メモリの提供に関する。 【構成】 ゲート酸化物、多結晶シリコン、ナイトライ
ド（酸化マスクとして機能する）より成る多層ストリッ
プの平行列が、１つのマスクステップによって形成さ
れ、しかもこれはフィールド酸化膜成長の前に行われ
る。次いで、次のマスクステップによって、平行列とは
直角な導電ストリップが形成され、集積度の高いメモリ
が得られる。

Description

【発明の詳細な説明】

【０００１】本発明は半導体記憶装置に関するものであ
り、より具体的には電気的にプログラム可能なＭＯＳ
ＲＯＭに関するものである。

【０００２】不揮発性の半導体は記憶された情報が給電
を止めても失われないことにおいて大きな有用性を有す
る。不揮発性メモリの最も一般的な例はＭＯＳ ＲＯＭ
であって、これにおいては記憶された情報がゲートレベ
ルマスクまたはモート（ｍｏａｔ）マスクの製作により
恒久的に固定される。これについてはＴＩ社に譲渡され
た米国特許第３，５４１，５４３号に述べられている。
ほとんどの計算器およびマイクロプロセッサシステムは
このタイプのＲＯＭを用いて多数の命令語から成るプロ
グラムを記憶する。しかしながら、ＲＯＭ装置を製作の
後にプログラムできるようにして、全ての装置が等しく
何ら独自のマスクを必要としないようにすることが好ま
しい。様々な電気的にプログラム可能なＲＯＭ装置が開
発されており、例えば米国特許第３，９８４，８２２号
に示されているものはフローティングゲートを２重レベ
ルポリシリコンＭＯＳ ＲＯＭに使用している。このフ
ローティングゲートはチャンネルからの電子注入により
充電され、何年もの間充電されたまま留まる。このタイ
プの他の装置は窒化酸化物による電荷貯蔵を用いてい
る。電気的に修正可能なＲＯＭが開発されており、１９
７５年１２月２９日に出願された米国特許出願第６４
４，９８２号のみならず１９７５年４月２９日に発行さ
れた米国特許第３，８８１，１８０号および１９７５年
５月６日に発行された米国特許第３，８８２，４６９号
に述べられている。これらはすべてＷ．Ｍ．Ｇｏｓｎｅ
ｙによるものであってＴＩ社に譲渡されている。これら
の装置は２重注入（ホールおよび電子の両方）を伴うフ
ローティングゲートセルであって、二重注入によりゲー
トの充電および放電が行なわれる。他の電気的にプログ
ラム可能でかつ電気的に修正可能なＲＯＭはＬａｗｒｅ
ｎｃｅ Ｓ．ＷａｌｌまたはＤａｖｉｄ Ｊ． ＭｃＥ
ｌｒｏｙにより１９７６年１２月２７日に出願されＴＩ
社に譲渡された米国特許出願第７５４，１４４号、同第
７５４，２０６号、同第７５４，２０７号および同第７
５４，２０８号に開示されている。しかしながら、従来
のセルはいくつかの所望されない特性を呈した。例えば
セルサイズが大きいこと、標準技術がプロセスに適用で
きないこと、プログラミングに高電圧が必要なこと等で
ある。

【０００３】それ故本発明の主要な目的はメモリセルア
レイ、例えば電気的にプログラム可能な読み出し専用メ
モリセルのような半導体装置を作るための改善された方
法を提供することである。もう１つの目的は半導体集積
回路内に形成する際にセルサイズの小さいメモリセルを
提供することである。さらに他の目的はＮチャンネルシ
リコンゲート技術と一般に両立する密なメモリセルアレ
イを作るための方法を提供することである。

【０００４】本発明によれば、ゲート酸化物、ポリシリ
コン、および窒化物の各層が連続してまず半導体本体の
表面に付加され、それから少なくとも窒化物がフォトレ
ジストを用いてパタンづけされそのあとにフィールド酸
化物が成長する。このことは従来技術とは異なってい
る。なぜならポリシリコンの第１のレベルが窒化物より
先に、フィールド酸化物の後ではなしに成長するからで
ある。

【０００５】本発明の１つの実施例によれば、一般に標
準的なプロセス技術と両立するＮチャンネル、シリコン
ゲート、セルファライン、二重レベルポリシリコンプロ
セスにより作られるフローティングゲートＭＯＳプログ
ラム可能ＲＯＭセルが提供される。フローティングゲー
トは絶縁体により第２レベルのポリシリコンから絶縁さ
れた第１レベルのポリシリコンにより形成される。セル
は適当な電圧をソース、ドレインおよびゲートに印加す
ることにより電気的にプログラムされる。密なアレイは
次のようなプロセスにより得られる。即ちゲート酸化
物、第１レベルのポリシリコン、およびシリコン窒化物
の平行なストリップをこれらの層の被着およびパターン
づけにより形成し、その後に窒化物をマスクとして用い
てフィールド酸化物を成長させるプロセスである。第１
のストリップに垂直な平行するストリップのパターンは
フィールド酸化物および最初のストリップの一部を除去
するためにエッチされて拡散マスクを作成する。第２レ
ベルのポリシリコンは拡散の後に付加されて制御ゲート
および行ラインを形成する。

【０００６】本発明の他の実施例においてはＮ型不純物
注入はフィールド酸化物を成長させるより先に、窒化
物、ポリシリコンおよびフォトレジストをマスクとして
用いて行なわれる。その後、フィールド酸化物の成長の
後に、これらのＮ型領域はＥＰＲＯＭメモリの列ライン
を形成する。その後、第２レベルのポリシリコンまたは
金属が付加されて最初のストリップに垂直なストリップ
としてパターンづけされ、行ラインを定める。ＥＰＲＯ
Ｍアレイはこのように本質的に２つだけのマスク工程を
用いて定められる。

【０００７】本発明のさらに他の実施例は１トランジス
タセルを用いるタイプのランダムアクセス読み出し／書
き込みメモリアレイを形成する。コンデンサおよびバイ
アスラインは第１レベルのポリシリコンへの第１のエッ
チ工程により形成され、また行ラインおよびトランジス
タゲートは第２レベルのポリシリコンへのエッチステッ
プにより形成される。コンデンサをＮ型列ラインから分
離し、またアクセストランジスタのチャンネルをおおう
第１レベルのポリをもっと除去するためにはさらに別の
マスク工程が必要である。

【０００８】本発明の特性と考えられる新しい特徴は特
許請求の範囲に述べられている。しかしながら他の特徴
および利点と共に本発明は例証的な実施例に関する以下
の詳細な記述を添付図面と関連させて読むことにより最
もよく理解されよう。

【０００９】さて図１を参照するとメモリセルアレイが
１つの実施例によって示されている。各々のセルはフロ
ーティングゲートトランジスタ１０であってソース１
１、ドレイン１２、フローティングゲート１３および制
御ゲート１４を有する。セルの１つの行の全てのゲート
１４は行アドレスライン１５に接続され、また全ての行
アドレスライン１５は行デコーダ１６に接続される。セ
ルの１つの列の全てのソースおよびドレイン電極１１ま
たは１２は列ライン１７に接続され、またソースおよび
ドレイン列ライン１７は各々の端部で列デコーダ１８に
接続される。書き込みまたはプログラムモードにおい
て、列デコーダは高電圧（約＋２５Ｖ）または低電圧
（プロセスにより大地電位またはＶ_ss、もしくはＶ_bb）
を、ライン１９ｃによる列アドレスおよび「０」または
「１」のデータ入力に応答して各々のソースおよびドレ
イン列ライン１７に選択的に印加する機能を果たす。書
き込みまたはプログラム動作のためには、行デコーダ１
６はライン１９Ｒによる行アドレスに応答して高電圧Ｖ
_p または低電圧Ｖ_ssもしくは大地電位を各々の行ライン
に印加する機能を果たす。読み出しのためには、列デコ
ーダ１８は選択されたセルの右側のライン１７を接地
し、静電的な負荷を左側の縦列ライン１７に接続する。
それには１９７６年１０月２６日にＪ．Ｈ．Ｒａｙｍｏ
ｎｄに発行されＴＩ社に譲渡された米国特許第３，９８
８，６０４号の図１４に示されているようなデコード配
置を用いる行デコーダ１６は選択された行ライン１５に
対して論理「１」即ちＶ_dd電圧を加え、また他の全ての
行ライン１５に対して論理「０」即ちＶ _ssを加える。

【００１０】セルの１つの構造は大きく拡大された断面
図として図２に示されている。このセルはここに記述さ
れるＮチャンネルシリコンゲートＭＯＳトランジスタの
ためにはＰ型シリコンである半導体基板２０内に形成さ
れる。セルのトランジスタ１０はソース１１およびドレ
イン１２であるＮ⁺ 型領域２２の間のチャンネル領域２
１により形成される。チャンネル領域２１はフローティ
ングゲート１３の真下に位置し、フローティングゲート
１３はりんでドープした多結晶シリコンから成る。フロ
ーティングゲート１３は下に位置するチャンネル領域２
１からゲート酸化物層２３により絶縁される。ゲート酸
化物層２３は本発明によれは以下に記述するような厚さ
約７００Å乃至１２００Åの特別に熱的に成長したシリ
コン酸化物である。制御ゲート１４もりんでドープした
多結晶シリコンから成り、フローティングゲート１３の
端部を越えて行ライン１５として伸びている。制御ゲー
ト１４はフローティングゲートから熱酸化物層２４によ
り絶縁される。熱酸化物層２４は選択された厚さにする
ことができる。一般的には、１９７６年１２月２７日に
Ｌ．Ｓ．Ｗａｌｌにより出願されＴ．Ｉ．社に譲渡され
た米国特許出願第７５４，１４４号によれば、酸化物層
２４の厚さはプロセスの種類、所望される動作電圧およ
び条件その他に応じて選択され、酸化物層２４にかかる
電界が高い時に電荷がフローティングゲート１３から逃
げることにより本装置を電気的にプログラムを解かれる
ようにすることが可能である。但しこの漏れは通常は所
望されざる状態である。さもなければ酸化物層２４はゲ
ート酸化物２３より厚く作られ、例えば約２０００Åに
なる。セルは制御ゲート１４がＶ_p にあるときにソース
１１を高電圧すなわち約２５ＶのＶ_p に保ちかつドレイ
ン１２をＶ_ssに保つことによりプログラムされる。そう
するとチャンネル２１を通過する電流のレベルは電子が
酸化物２３を通して注入されフローティングゲート１３
を充電するようなレベルとなる。１度充電されると、フ
ローティングゲートはこの状態に無限に留まり、そして
トランジスタの見かけの閾電圧が非常に増大して約＋３
Ｖ乃至＋１１Ｖになる。アレイは紫外線を当てることに
よりプログラムを解かれる。

【００１１】さて図３を参照すると、本発明によるセル
アレイの一部が図示されている。図４ａ〜ｄは図３の装
置の図２と同様な断面図であって構造の細部を示してい
る。図３に示されている領域は約１５．２×２５．４ミ
クロン（０．６ミル×１．０ミル）の大きさである。全
体のセルアレイは例えば６５５３６セル（２¹⁶）または
１３１０７２セル（２¹⁷）または２の他のべき数のセル
を含むことができる。示されているセルのための１５の
トランジスタ１０は各々の側に厚いフィールド酸化物２
９をもつセルの行を形成する３つの平行に延長されたモ
ート（ｍｏａｔ）内に形成される。モート内のＮ⁺拡散
領域２２はセル間およびトランジスタのソースとドレイ
ンとの間の相互連絡を形成し、列ライン１７のみならず
セルの行を形成する。ポリシリコンの延長された平行な
ストリップはアドレスライン１５およびトランジスタの
制御ゲート１４を形成する。フローティングゲート１３
はストリップ１５の真下に埋められる。本発明の単純化
された構造および製作技術はソース、ドレイン、行およ
び列ラインを１度の拡散マスク操作において非常に密な
レイアウトで形成しかつ相互接続することを可能にす
る。

【００１２】次に図５ａ〜ｅおよび図６ａ〜ｅを参照し
つつ、上述の装置を製作するプロセスを説明する。図５
ａ〜ｅは仕上げられた装置の図２または図４ａの断面図
即ち図３の直線ａ−ａに対応し、一方図６ａ−ｅは図４
ｄの断面図、即ち図３の直線ｄ−ｄに対応することに留
意されたい。

【００１３】これはＭＯＳ集積回路装置を作るためのＮ
チャンネルシリコンゲート二重レベルポリシリコンプロ
セスについても、第１レベルのポリシリコンが最初に被
着されることを除けば同様である。最初の材料はＰ型単
結晶シリコンの薄片であって直径約７．６ｃｍ（３イン
チ）、厚さ約０．７６ｍｍ（３０ミル）であって＜１０
０＞平面で切断され、ほう素でドープされて約６オーム
ｃｍ乃至８オームｃｍの比抵抗を持つようになったＰ型
導電性を持つ。図３乃至図６においてウェーハ即ち本体
２０は薄片の非常に小さな部分を表わし、代表的なサン
プル断面として選ばれたものである。最初に、適当な清
浄処理の後に薄片は炉内で約１０００℃の高温で酸素に
さらされることにより酸化され、厚さ約１０００Åの酸
化物層２３を作成する。従来技術とは異なって、この層
２３は慣性した装置内にゲート酸化物として留まる。次
に多結晶シリコンの層４１が反応器内で薄片全体の上に
被着される。それには通常の技術、例えば水素中でシラ
ンを約９３０℃で分解して約 ¹／₂ ミクロンの厚さと
し、最終的にはフローティングゲート１３を形成するポ
リシリコンを作成するという技術を用いる。ポリシリコ
ンの層にはりんが被着および拡散されて導電性が高めら
れる。この拡散は基板２０には浸透しない（薄片の図示
されていない他の部分上でのポリシリコンとシリコンの
接触領域は除く）。それから窒化シリコンＳｉ₃ Ｎ₄ の
層４２が高周波反応器内でシランおよびアンモニアの雰
囲気にさらされることにより形成される。この窒化物層
４２は約１０００Åの厚さまで成長させられる。次に、
この３層サンドイッチは行に対応する複数の平行なスト
リップによりパターンづけされる。この目的のためにフ
ォトレジストのコーティング４３が上表面全体にかけら
れた後、所望のパターンを定めるマスクを通して紫外線
で露光されて現象される。これは窒化物をエッチして除
くべき領域４４を残す。薄片が受ける一連のエッチ処理
は露光されたポリシリコン４１および酸化物２３のみな
らず、窒化物層４２のフォトレジストでおおわれていな
い部分を除去するがフォトレジスト４３とは反応しな
い。

【００１４】薄片は今度はイオン注入工程に入る。それ
には好ましくは他の大きめのモートマスク（ｍｏａｔ
ｍａｓｋ）が用いられ、それによりほう素原子が注入マ
スク用フォトレジストでおおわれていない部分のシリコ
ン領域へ注入される。ほう素はＰ型導電性をもたらす不
純物なので、より強くドープされたＰ⁺ 領域が表面に作
られる。ボロンの注入は１００ＫｅＶにおいて約４×１
０¹³／ｃｍ² の線量で行なうのがよい。注入の後、フォ
トレジストの層は除去される。これらの注入領域は図示
されていないが最終的にはＰ⁺ チャンネルストップ領域
を形成する。モートマスクが大きめであるために、チャ
ンネルストリップ領域はＮ⁺ 領域すなわちチャンネルに
接触しないので降伏の問題が回避される。

【００１５】本プロセスにおける次の工程はフィールド
酸化物の形成であって、これは薄片を蒸気または酸化雰
囲気に約９００℃で大体１０時間さらすことにより行な
われる。図６ｂで見られるように、これは厚いフィール
ド酸化物領域即ち層２９を成長させ、この領域はシリコ
ンが酸化するにつれて消滅するのでシリコン表面の中に
達する。窒化物層４２はその下の酸化をマスクする。こ
の層２９の厚さは標準的なプロセスにおけるより薄く、
大体４０００Å乃至８０００Åであってその半分はもと
の表面より上にありまた半分は下にある。チャンネルス
トップ注入はもし行われれば一部消滅するが、さらに酸
化前面の前方にあるシリコン中へ拡散もする。

【００１６】図には反映されていないが、イオン注入工
程は集積回路内のトランジスタにおける所望の閾値また
は動作パラメータを規定するために行なうことができ
る。前記集積回路はセルアレイ内のものでもよく、ある
いはデコーダ、出力バッファ、入力ラッチおよびバッフ
ァ、クロック発振器その他の周辺回路内のものでもよ
い。最初に、ほう素を５０ＫｅＶで約２．５×１０¹¹原
子／ｃｍ² の線量で注入することにより薄い酸化物のエ
ンハンスモードトランジスタの閾電圧値を調整し、基板
バイアス電圧の必要がないようにする。次に、フォトレ
ジスト層を付加してパターンづけし、周辺回路における
デプリーション負荷トランジスタのチャンネル領域を露
光する。これらの領域は次に１５０ＫｅＶにおいて約１
×１０¹²／ｃｍの線量でりんの注入を受ける。このりん
注入は周辺回路における装置のために高速度と低電力と
の折り合いつけるために選択される。

【００１７】次に図６ｃを参照すると、窒化物４２、ポ
リシリコンコーティング４１およびその下にあるゲート
酸化物層２３は次に行１５に垂直な複数の平行ストリッ
プとしてパターンづけされ、列が作られる。これはフォ
トレジストの層４５を付加し、この目的のために用意さ
れたマスクを通して紫外線で露光して現像し、次にウェ
ーハ表面に残るフォトレジストマスキングストリップを
用いてエッチングすることにより行なわれる。結果とし
て生じる構造は図５ｃおよび図６ｃに見られ、残ってい
るポリシリコン層４１の一部はトランジスタ１０のフロ
ーティングゲートとなるものを提供する。フィールド酸
化物２９もフォトレジスト４５でおおわれていないとこ
ろがストリップ状に除去され、そこでのＮ⁺ 拡散が列ラ
イン１７を与える。

【００１８】次に図５ｄおよび図６ｄを参照すると、ポ
リシリコン４１およびその下にある薄い酸化物２３のみ
ならず残っているフィールド酸化物２９をも拡散マスク
として用いて、薄片は今度はＮ⁺ 拡散を受ける。それに
よりりんが被着され、シリコン薄片２０中へ拡散してモ
ート内の領域２２のみならず列ライン１７、Ｎ⁺ ソース
およびドレイン領域１１および１２を作成する。拡散の
深さは約８０００Åである。Ｎ⁺ 拡散領域は様々な領域
を共に接続する導線として機能し、またソースまたはド
レイン領域としても機能する。窒化物４３は除去され、
露出されたシリコン表面は拡散の後に酸化されて図６ｅ
のポリシリコン４１およびシリコン表面上の酸化物コー
ティング２４を提供する。二酸化シリコン層２４はシリ
コンおよびポリシリコン上で成長させられポリの上面お
よび側面を含む全ての露出された表面上のコーティング
を提供する。層２４は約９００℃で酸素中において約１
時間成長させられて約２０００Åの厚さになりポリシリ
コンの一部を消費する。

【００１９】次に上述のような反応を用いて第２レベル
のポリシリコンが薄片の全上表面の上に酸化物層２４を
おおって被着され、その後それを導電性にするりん拡散
を受けて制御ゲート１４および行ライン即ちストリップ
１５を設ける。第２レベルのポリシリコンはフォトレジ
ストを用いてストリップ１５を定めるためにパターンづ
けされ、図２乃至図５の構造を提供する。

【００２０】次に図１乃至図４の装置を作るための好ま
しい方法を図７および図８を参照して述べる。前述のよ
うに、ゲート酸化物２３、ポリシリコンの第１の層４１
および窒化シリコン層４２が図７ａおよび図８ａに見ら
れるようにサンドイッチ状に被着され、この３層サンド
イッチはフォトレジストのコーティング４３を用いて複
数の平行なストリップとしてパターンづけされる。その
際領域４４は残されてそこの窒化物層４２およびポリシ
リコン４１はエッチして除かれる。次にひ素注入が行わ
れて図８ｂに見られるようにシリコン表面において領域
１７′が作られる。これらは完成した装置において列ラ
イン１７となる。フォトレジスト４３は除去され、次に
フィールド酸化物２９が図６ｂに関連して上に言及した
のと同じプロセス工程により成長させられ、図８ｃに見
られる構造を生じる。注入されたひ素は酸化前面の前方
に拡散してフィールド酸化物２９の下に列ライン１７を
作る。次に窒化物層４２は窒化物を侵しシリコンまたは
酸化シリコンは侵さないエッチャントにより除去され、
図７ｄおよび図８ｄに見られる薄い中間レベル酸化物２
４が熱的に成長させられる。この工程は図５ｅおよび図
６ｅに関して上に論じたのと同じタイプの工程である。
この酸化物２４はこの時点においては平行ストリップの
形である第１レベルのポリシリコンの露出された表面全
てをおおう。次に、ポリシリコンの第２の層４６が図７
ｅおよび図８ｅに見られるように中間レベル酸化物２４
の上面に被着され、またフォトレジストのコーティング
４５が第２レベルのポリシリコンの上に付加される。フ
ォトレジスト４５はフォトレジスト４３を露光するのに
用いられるマスクと同様であるが９０°回転したマスク
を通して露光され、次に現像されてフォトレジストのス
トリップを残す。このストリップは第１の穴４４であっ
たものに対し垂直に引き伸ばされた穴４７を設ける。次
に図７ｆおよび図８ｆを見ると、次の工程では穴４７内
の第２レベルのポリシリコン４６、酸化物２４、および
第１レベルのポリシリコン４１がエッチして除去され
る。この一連の工程においてはマスクの精密なアライメ
ントはなんら必要とされない。第１レベルのポリシリコ
ンフローティングゲートの全ての４つのヘリはセルファ
ラインされており、そのうち２つは第２レベルのポリシ
リコン制御ゲートストリップのヘリとそろい、また他の
２つはフィールド酸化物２９のストリップとそろってい
る。

【００２１】図７ｆおよび図８ｆに見られるのは図３の
ａ−ａおよびｃ−ｃでの断面である。エッチングの後に
残る第２レベルのポリシリコン４６は行ライン１５およ
び制御ゲート１４を形成し、一方第１レベルポリシリコ
ンの残っている正方形はフローティングゲート１３を形
成する。フィールド酸化物２９の下のＮ⁺ 領域は列ライ
ン１７である。図３の断面図であって、図４ｂおよび図
４ｄに対応するが図７および図８のプロセスによって作
られるものの断面図が図９および図１０に示されてい
る。即ち、図９は（図７および図８のプロセスを用いて
作られたものの）図３の直線ｂ−ｂによる断面図であ
り、また図１０は（図７および図８のプロセスを用いて
作られたものの）図３の直線ｄ−ｄによる断面図であ
る。

【００２２】図７および図８のプロセスによって作られ
る図３の装置は先のように図１の回路により定義され
る。ライン１７の抵抗はプログラムを遅くする。プログ
ラミングを向上させるためには１９７９年１０月１日に
出願された本出願人による米国特許出願第８０７１２号
に示されているような技術を用いることができる。即
ち、一連のパルスにおけるライン１７の容量性の放電が
選択されたセル１０のソースからドレインへの通路にお
けるプログラミング電流を発生させるために使用され
る。但しこの技術は遅い。なぜなら幾つかのパルスが必
要であれば繰り返し行なわれる選択された列ラインの充
電のために時間を与えなければならないからである。従
って、図１の見かけのグラウンドアレイ（ｖｉｒｔｕａ
ｌ ｇｒｏｕｎｄ ａｒｒａｙ）の代わりに図１１ｂに
見られるような従来のアレイを用いることが好ましい。
共用の接地ライン１７ａが出力ライン１７の各々の対の
間に設けられる。この構造を作成するために、図３のア
レイはフォトレジストを用いて他のマスクおよびエッチ
工程を受け、それによりセル１０の３つ目毎の列が除去
される。この目的のために、図８ｂの領域１７′の注入
の後かつ図８ｃのフィールド酸化物の成長より先に、他
のマスクおよびエッチ工程が３つ目毎の縦列から窒化物
４２およびその真下のポリシリコン４１を除去する。こ
のマスクは領域４４に重ねても有害な影響はないので高
い精度は要求されない。窒化物４２が除去される所では
フィールド酸化工程が酸化物２９を成長させ、その後に
はセル１０は形成されない。しかしながら、この部分の
フィールド酸化物の下にはＮ⁺ 注入がないので、向かい
合う側の隣接する列ライン１７は互いに絶縁されること
になる。結果として生じる完成した構造は図１２の断面
図に見られ、これは図８図ｆに対応している。図１１ｂ
および図１２の方法で構成されるとアレイのビット密度
は ¹／₃ だけ縮小されるが、その密度は依然として米国
特許第３，９８４，８２２号により作られるＥＰＲＯＭ
の密度よりずっと大きい。

【００２３】ここまで記述してきたＥＰＲＯＭは第２レ
ベルの絶縁体としてポリシリコンを使用しているが、ア
ルミニウムのような他の金属を代わりに用いることもで
きる。アルミニウムはポリシリコンより低い比抵抗を有
する。アルミニウムは上述の第２レベルのポリシリコン
の被着およびパターンづけの代わりに、従来のプロセス
工程により被着およびパターンづけされる。アルミニウ
ムがエッチされた後、酸化物およびポリシリコンのその
時に露出された部分は異なるエッチャントにより除去さ
れる。

【００２４】図７乃至図１０のフィールド酸化物は行ア
ドレスライン１５と列アドレスラインの間の容量結合を
縮小する機能を果たす。このフィールド酸化物の厚さは
縮小される結合係数と長い酸化工程のために起きるフィ
ールド酸化物のモード領域へのエンローチメント（ｅｎ
ｒｏａｃｈｍｅｎｔ）とのあいだの折り合いをつけるよ
うに選択される。従って約２０００Åまたは３０００Å
が最適となる。回路設計において高い容量結合を例えば
低速装置に対して許容できるなら、その場合には窒化物
酸化マスク層４２は必要ない。第１レベルのポリシリコ
ンがパターンづけされた後にひ素注入により領域１７′
が形成され（図８ｂを参照のこと）、または酸化物層２
９が約１０００℃における拡散即ちドライブイン工程中
に約１０００Åまで成長させられ、その時に第１レベル
のポリシリコン表面の一部も酸化されて中間レベル酸化
物２４を形成する。

【００２５】図１３および図１４及び図１５ａ〜ｄの断
面図を参照すると、本発明の１つの実施例の方法により
作られたダイナミックＲＡＭセルアレイが示されてい
る。各々のセルはトランジスタＱおよびコンデンサＣを
含み、トランジスタ１４のゲートは延長された第２レベ
ルのポリシリコンストリップ１５により作られ、またト
ランジスタのソース領域は延長されたＮ⁺ ビットライン
１７により作られる。コンデンサＣは第１レベルのポリ
シリコンストリップ１３に接続される電源電圧Ｖ _ddによ
りバイアスされる。酸化物２３はコンデンサ誘電体であ
って、薄い酸化物２４は先のようにトランジスタＱのた
めのゲート絶縁体および第１レベルと第２レベルのポリ
シリコンの間の中間レベル絶縁体を形成する。フィール
ド酸化物２９はビットライン１７をおおう。セルの間の
ストリップ１３の下にある注入されたＰ⁺ 領域１３′は
コンデンサの下部が一緒に短絡されるのを防ぐ。これら
の領域１３′はエッチングによりストリップ１５が定め
られた後に行なわれる高エネルギーりん注入により形成
される。その際フォトレジストは依然としてその場所に
あるのでトランジスタＱは影響を受けないがセルの間の
ストリップ１３の領域にはりんが浸透する。

【００２６】図１３、図１４および図１５ａ〜ｆのＲＡ
Ｍセルアレイを作る方法が図１６のａ〜ｆ、図１７ａ〜
ｆに見られ、これらは全体として図７および図８に対応
している。フォトレジスト４３および間隔４４の幅はフ
ォトレジスト４５のストリップの幅の約２倍であって、
トランジスタとフィールド酸化物２９の下にＮ⁺ が全く
ない絶縁領域２９′とのための場所を設けられるように
なっている。図１７ｂに見られるようにＮ⁺ ひ素注入を
限定して絶縁領域２９′を創出するために付加的なフォ
トレジストマスク４３ａが必要となる。図１７ｄに見ら
れるもう１つのマスク４３ｂは残っている第１レベルの
ポリシリコン４１の半分をエッチして除くことによりコ
ンデンサの上極板を残すがトランジスタ領域の上には何
も残らないようにする。現在の「ウェーハ上の直接工程
（ｄｉｒｅｃｔ ｓｔｅｐ ｏｎｗａｆｅｒ）」ではア
ライメント公差はライン幅分解能よりはるかに良いの
で、これらの２つのフォトレジストマスク４３ａ，４３
ｂを形成するためのマスクアライメントは過度に困難な
ものではない。即ち、ラインの最小幅が３ミクロンであ
ればアライメント公差は１／２ミクロンまたはそれ以下
にすることができ、それにより高くはないにしても満足
し得る良品率となる。

【００２７】従って図１３乃至図１５の装置を作るため
のプロセスにおける工程は最初に図１６ａおよび図１７
ａに見られるように熱酸化物２３、第１レベルポリシリ
コン４１（およびこのポリシリコンのＮ⁺ ドーピング）
および窒化物４２の被着、次にフォトレジスト４３の被
着および延長された穴４４をあけることを含む。フォト
レジスト４３が除去されると次にフォトレジストのもう
１つの層４３ａが付加されて図１７ｂに見られるように
パターンづけされ、その後にＮ⁺ 注入工程が領域１７′
を作成して領域２９′を注入されないままに残す。次に
図１７ｃに見られるようにフィールド酸化物２９が成長
させられ、その後に窒化物４２が除去される。上述のよ
うに、フィールド酸化物２９を約１０００Å以上にすべ
きでないなら、窒化物は省くことができる。図１６ｄお
よび図１７ｄに見られるようにトランジスタＱ上に残っ
ているポリ層４１の半分をエッチして除きストリップ１
３のみを残す目的のためにフォトレジストエッチマスク
のもう１つの層４３ｂが被着されてパータンづけされ
る。次に、図１６ｅおよび図１７ｅに見られるように酸
化物２４が成長させられまた第２レベルのポリ層４６が
被着されてＮ⁺ 注入によりポリシリコンをドープして導
電性にする。次に、フォトレジストの層４５が被着され
て図１６ｆに見られるようにパターンづけされて延長さ
れた穴４７を残す。この穴が行ライン１５を定め、また
Ｐ⁺ 注入１３′を作るための注入マスクとして機能す
る。

【００２８】図１３乃至図１５の実施例においては第２
レベルのポリシリコンのみがフォトレジスト４５により
形成されるストリップの間でエッチして除かれる。この
ことは図７および図８の実施例とは異なっている。後者
では第１および第２レベルのポリの両方がエッチされ
る。前者のエッチはエッチストップとして機能する、間
にはさまった酸化物２４があるために容易に達成され
る。図７ｆにおける両方の層にエッチを続けるためには
最初のポリシリコンエッチ剤をシリコン酸化物エッチ剤
で補完することによって層２４が除去され、その後に第
１レベルのポリのエッチングが続く。一方図１３乃至図
１５の構造を作るためには、エッチングは酸化物２４に
達すると止められる。

【００２９】上に論じたように、図１３乃至図１５の装
置を作成するためにはアルミニウムを第２レベルのポリ
シリコンの代わりに用いることができる。また、フィー
ルド酸化物層２９の厚さは行ライン１５と列ライン１７
の間に要求される絶縁により定められる。高い容量結合
が受け入れられるなら、フィールド酸化物はわずかに１
０００Åでよいが、約３０００Åのものを用いることも
可能である。

【００３０】本発明のプロセスはＥＰＲＯＭの代わりに
ＲＯＭを作るために用いることができる。図７および図
８のプロセスにおいて第１レベルのポリシリコン層を省
くことにより、図３、図７ｆ、図８ｆ、図９および図１
０の装置と同様ではあるがフローティングゲート１３ま
たは酸化物２４のない装置が作成される。フローティン
グゲートがなければ、もちろん本装置を電気的にプログ
ラムすることはできない。本出願人による１９７９年１
２月 日出願の米国特許出願第号に述べられるよう
に、本ＲＯＭ装置はポリシリコンゲート１４を通しての
選択的なイオン注入によりプログラムされる。本ＲＯＭ
は図１および図３の見かけのグラウンド型かまたは図１
１ａおよび図１１ｂの共用グラウンド型でよい。あるい
はまた、ポリシリコンのプログラミングを通しての注入
のかわりに、より伝統的なモートのプログラミングを用
いてこの型のＲＯＭを作ることができる。その場合には
シリコン窒化物層４２をパターン付けするのに用いるマ
スクは、ＲＯＭコードを定めるために即ちどこにトラン
ジスタを形成すべきでありどこに形成すべきでないかを
定めるために用いられる。この場合、ポリシリコンの代
わりにアルミニウムを列ラインのために用いることがで
きる。もう１つの道としては、全ての潜在トランジスタ
位置にフィールド酸化物を形成した後、本出願人による
米国特許第４，１５１，０２０号に述べられているよう
な方法によって、機能トランジスタが存在すべき所でそ
れを除去することもできる。

【００３１】本発明を例示的な実施例に関連して記述し
たが、本記述は限定的な意味に解釈されることを意図す
るものではない。本発明の他の実施例のみならず、これ
らの例示的な実施例の様々な修正は本記述を参照すれば
当業者には明きらかとなろう。従って特許請求の範囲は
本発明の真の範囲内に帰するようないかなるこのような
修正または実施例をも包含する。

【図面の簡単な説明】

【図１】本発明の１つの実施例によるメモリセルアレイ
の電気的な概略図。

【図２】図１のアレイにおけるメモリセルの１つの拡大
断面図。

【図３】図１および図２のセルアレイを含む半導体集積
回路チップの一部を示す平面図。

【図４】ａ〜ｄは各々図３の直線ａ−ａ，ｂ−ｂ，ｃ−
ｃ，およびｄ−ｄに沿った図３のアレイの断面正面図。

【図５】ａ〜ｅは本発明の１つの実施例によるセルを製
作の様々な段階について示した、図２または図４ａに対
応する断面図。

【図６】ａ〜ｅは図４ｄに対応してアレイを製作の連続
的な段階について示す断面図。

【図７】ａ〜ｆは図５ａ〜ｅと同様にプロセスのもう１
つの実施例を示す、図３の直線ａ−ａに沿った断面図。

【図８】ａ〜ｆは図６ａ〜ｅと同様に図７ａ〜ｆの実施
例に関して図３の直線ｃ−ｃに沿った断面図。

【図９】図７ａ〜ｆおよび図８ａ〜ｆのプロセスによっ
て作られる図３の装置の直線ｂ−ｂに沿って取った断面
正面図。

【図１０】図７ａ〜ｆおよび図８ａ〜ｆのプロセスによ
って作られる図３の装置の直線ｄ−ｄに沿って取った断
面正面図。

【図１１】ａは全体として図１に対応するがｂにおける
ように修正されたｂの装置の電気的概略図。ｂは図３に
対応するが「見かけのグラウンド」アレイのかわりに共
用グラウンドラインを持つように修正された装置の平面
図。

【図１２】図１１ｂの装置の直線ｃ−ｃに沿った断面正
面図。

【図１３】本発明のもう１つの実施例によって作られ
る、１トランジスタセルを用いたランダムアクセス読み
出し／書き込みメモリアレイの電気的概略図。

【図１４】図１３の実施例によるセルアレイの平面図。

【図１５】ａ〜ｆは図１３および図１４の装置に関し、
図１４の直線ａ−ａからｆ−ｆまでに沿った断面正面
図。

【図１６】ａ〜ｆは図１４の装置に関し図１４の直線ａ
−ａに沿った、製作プロセスの連続的な段階における
（全体として図５ａ〜ｅまたは図７ａ〜ｆに類似した）
断面図。

【図１７】ａ〜ｆは図１４の装置に関し、図１４の直線
ｃ−ｃに沿った、製作プロセスの連続的な段階における
（全体として図６ａ〜ｅまたは図８ａ〜ｆに対応する）
断面正面図。

【符号の説明】

１０ トランジスタ １１ ソース １２ ドレイン １３ フローティングゲート １４ 制御ゲート １５ 行アドレスライン １６ 行デコーダ １７ 列ライン １８ 列デコーダ ２０ 半導体基板 ２１ チャンネル領域 ２２ Ｎ⁺ 型領域 ２３ ゲート酸化物層 ２４ 熱的に成長させられた酸化物層 ２９ 厚いフィールド酸化物 ４１ 第１のポリシリコン層 ４２ 窒化シリコン層 ４３ フォトレジストコーティング ４４ 第１の穴 ４５ フォトレジスト層 ４６ ポリシリコンの第２の層 ４７ 延長された穴

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 29/788 29/792 9191−5Ｌ Ｇ１１Ｃ 17/00 ３０７ Ｄ 8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１

Claims (2)

【特許請求の範囲】
1. 【請求項１】 各メモリセルがトランジスタ及びコンデ
   ンサを含み、そのトランジスタがソース−ドレイン通路
   及びゲートを備え、前記コンデンサは上極板及び半導体
   領域を備える前記メモリセルを複数の行列アレイ形状に
   した半導体メモリの製造方法であって、絶縁物、多結晶
   シリコン及びマスクの連続的なコーティングより成る構
   成物をシリコン本体表面に付加すること、前記構成物に
   パターン付けをしてコンデンサの上極板となる複数の平
   行なストリップを設けること、前記表面でストリップの
   間の区域の一部に選択的に不純物を注入して列ラインと
   なる延在され強くドープされた領域を形成すること、こ
   の列ラインは、対応の列に沿うトランジスタのソース−
   ドレイン通路の一方のサイドの近くに位置されており、
   シリコン本体表面を酸化して前記平行なストリップの間
   でその下に強くドープされた領域を伴うフィールド酸化
   物を生成させ前記列ラインを設けること、各々のセルに
   於ける前記コーティングの一部を除去して、各々対応す
   るセルコンデンサに極く近接した各々のトランジスタの
   ソース−ドレイン通路の覆いを除去すること、前記表面
   上にそこから絶縁物コーティングにより絶縁された第２
   の導電層を被着させること、前記導電層にパターン付け
   をして最初のストリップに垂直な第２の複数の平行なス
   トリップを設けることによりトランジスタのゲート及び
   行ラインを設けること、を特徴とする半導体メモリの製
   造方法。
2. 【請求項２】 半導体本体表面に形成される半導体メモ
   リアレイであって、ソース−ドレイン通路とそのソース
   −ドレイン通路から薄い絶縁体により分離されたゲート
   とを各々が備える複数のトランジスタと、表面領域から
   薄い絶縁体によって分離された上極板を有し、１つのト
   ランジスタに１つずつ設けられた複数のコンデンサと、
   行と列のアレイに配列され、各コンデンサが対応するト
   ランジスタのソース−ドレイン通路に極く近接して入っ
   ている、トランジスタ及びコンデンサと、表面内に侵食
   した厚いフィールド酸化物の下に強くドープされて列ラ
   インを定める複数の平行に延在する領域と、各々の行に
   於ける全てのトランジスタの前記ゲートを共に接続して
   行ラインを設ける手段とを有し、前記延在する平行で強
   くドープされた半導体領域の各々はトランジスタのソー
   ス−ドレイン通路の１端を形成すると共に１つの列内の
   全てのトランジスタの前記１端を接続して前記列ライン
   を提供し、各々のトランジスタ装置に於けるゲートの平
   行に向かい合う縁部の１つの対は各々のトランジスタの
   ソース−ドレインへの通路の縁部に整合され、各々のト
   ランジスタに於けるゲートの平行に向かい合う縁部のも
   う１つの対はその１つの縁部が延在された平行で強くド
   ープされた領域の縁部と整合され、もう１つの縁部は関
   連するコンデンサの上極板と整合される、ことを特徴と
   する半導体メモリアレイ。