JPH0554628B2 - - Google Patents
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- JPH0554628B2 JPH0554628B2 JP59218496A JP21849684A JPH0554628B2 JP H0554628 B2 JPH0554628 B2 JP H0554628B2 JP 59218496 A JP59218496 A JP 59218496A JP 21849684 A JP21849684 A JP 21849684A JP H0554628 B2 JPH0554628 B2 JP H0554628B2
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- Japan
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Landscapes
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路中の電流路に流れる電
流値を検出する装置に関し、例えば電流制御型の
負荷駆動用集積回路における負荷電流を検出する
装置に関するものである。
流値を検出する装置に関し、例えば電流制御型の
負荷駆動用集積回路における負荷電流を検出する
装置に関するものである。
従来の電流測定回路としては、例えば「電気計
測便覧、昭和48年オーム社発行」の第1264頁に記
載のものがある。
測便覧、昭和48年オーム社発行」の第1264頁に記
載のものがある。
第２図は従来の電流制御型負荷駆動用集積回路
の構成図である。
の構成図である。
第２図において、１は負荷駆動用のパワートラ
ンジスタ、２は負荷、３は電流検出用抵抗、４は
制御回路、５は電源端子である。
ンジスタ、２は負荷、３は電流検出用抵抗、４は
制御回路、５は電源端子である。
上記の回路においては、負荷２を流れる電流を
電流検出用抵抗３で電圧に変換し、その値に基づ
いて制御回路４でパワートランジスタ１の制御電
圧又はデユーテイを調節することによつて、負荷
２を流れる電流を制御するような負帰還をかける
ように構成している。
電流検出用抵抗３で電圧に変換し、その値に基づ
いて制御回路４でパワートランジスタ１の制御電
圧又はデユーテイを調節することによつて、負荷
２を流れる電流を制御するような負帰還をかける
ように構成している。
そして一般に数アンペアクラスの電流検出用抵
抗を内蔵している電力制御用集積回路では、電流
検出用抵抗３の値として0.1Ω程度のエミツタ拡
散による抵抗を用いている。
抗を内蔵している電力制御用集積回路では、電流
検出用抵抗３の値として0.1Ω程度のエミツタ拡
散による抵抗を用いている。
上記のごとき従来の装置においては、負荷を流
れる電流を検出するために、負荷に直列に抵抗が
挿入されるような構成となつているため、大電流
制御時にはその抵抗で電圧降下を生じ、負荷に掛
かる電圧が低下してしまうという問題がある。
れる電流を検出するために、負荷に直列に抵抗が
挿入されるような構成となつているため、大電流
制御時にはその抵抗で電圧降下を生じ、負荷に掛
かる電圧が低下してしまうという問題がある。
その問題を解決するために、大容量で低抵抗値
の抵抗を実現しようとすると、大面積が必要とな
り、集積回路が大形で高価なものとなつてしま
う。
の抵抗を実現しようとすると、大面積が必要とな
り、集積回路が大形で高価なものとなつてしま
う。
又、上記の電流検出用抵抗で発熱するため、放
熱設計が難かしくなるという問題もある。
熱設計が難かしくなるという問題もある。
本発明は上記のごとき従来技術の問題点を解決
することを目的とするものである。
することを目的とするものである。
上記の目的を達成するため本発明においては、
半導体集積回路表面の絶縁膜上に電流路を形成
し、半導体集積回路内に磁気検出素子を形成し、
半導体集積回路チツプの上記磁気検出素子の近傍
に溝を設け、該溝の中に電流路を設けることによ
り、上記電流路を流れる電流によつて生じる磁界
の強さを上記磁気検出素子で検出することによつ
て電流値を検出し、かつ、磁気検出素子と電流路
との間隔を小さくして、検出感度を向上させるよ
うに構成している。
半導体集積回路表面の絶縁膜上に電流路を形成
し、半導体集積回路内に磁気検出素子を形成し、
半導体集積回路チツプの上記磁気検出素子の近傍
に溝を設け、該溝の中に電流路を設けることによ
り、上記電流路を流れる電流によつて生じる磁界
の強さを上記磁気検出素子で検出することによつ
て電流値を検出し、かつ、磁気検出素子と電流路
との間隔を小さくして、検出感度を向上させるよ
うに構成している。
第３図は本発明の概念図であり、第２図と同符
号は同一物を示す。
号は同一物を示す。
第３図において、６は磁気検出素子、７は磁界
発生用の電流路である。
発生用の電流路である。
上記の装置において、電流路７に負荷電流が流
れると、その電流値に対応した磁界が発生する。
れると、その電流値に対応した磁界が発生する。
その磁界の強さを磁気検出素子６で検出するこ
とによつて、電流路７を流れる電流の値を検出す
ることが出来る。
とによつて、電流路７を流れる電流の値を検出す
ることが出来る。
そして、本発明においては、上記の磁気検出素
子６と電流路７とを他の素子が形成されている半
導体集積回路チツプに形成するように構成してい
る。
子６と電流路７とを他の素子が形成されている半
導体集積回路チツプに形成するように構成してい
る。
第１図は本発明者が考案した本発明の前提とな
る電流検出装置の一例図であり、Ａは平面図、Ｂ
はＡのＡ−A′断面図を示す。
る電流検出装置の一例図であり、Ａは平面図、Ｂ
はＡのＡ−A′断面図を示す。
第１図において、１１は比抵抗が10Ω・cmのｐ
型（111）面のSi基板、１２はn+埋込層、１３は
p+の素子分離領域、１４は比抵抗が10Ω・cmで
厚さが16μmのn-エピタキシヤル層、１５はｐ型
のベース拡散領域、１６はエミツタ用n+領域、
１７，１７′はホール電極用n+領域（Ａ−A′断面
図では見えないはずであるが、説明のためＢにも
表示している）、１８はコレクタ用n+領域、１９
はAl配線層、２０はSiO2膜、２１は厚さ30μmの
Agメツキ層で形成された電流路（２１′，２１″
は電流路の一部）であり、Al配線層１９上にAg
蒸着膜を形成した後、その上にメツキ法によつて
形成されたものである。
型（111）面のSi基板、１２はn+埋込層、１３は
p+の素子分離領域、１４は比抵抗が10Ω・cmで
厚さが16μmのn-エピタキシヤル層、１５はｐ型
のベース拡散領域、１６はエミツタ用n+領域、
１７，１７′はホール電極用n+領域（Ａ−A′断面
図では見えないはずであるが、説明のためＢにも
表示している）、１８はコレクタ用n+領域、１９
はAl配線層、２０はSiO2膜、２１は厚さ30μmの
Agメツキ層で形成された電流路（２１′，２１″
は電流路の一部）であり、Al配線層１９上にAg
蒸着膜を形成した後、その上にメツキ法によつて
形成されたものである。
なお第１図Ａにおいて、破線内が磁気検出素子
の部分であり、破線外が素子分離領域１３の部分
である。
の部分であり、破線外が素子分離領域１３の部分
である。
又、上記の磁気検出素子は、n-エピタキシヤ
ル層１４、ベース拡散領域１５、エミツタ用n+
領域１６、ホール電極用n+領域１７，１７′、コ
レクタ用n+領域１８で構成されており、これは
バイポーラトランジスタのベース拡散領域１５と
コレクタ用n+領域１８との間にホール電極用n+
領域１７，１７′を設けたものである。
ル層１４、ベース拡散領域１５、エミツタ用n+
領域１６、ホール電極用n+領域１７，１７′、コ
レクタ用n+領域１８で構成されており、これは
バイポーラトランジスタのベース拡散領域１５と
コレクタ用n+領域１８との間にホール電極用n+
領域１７，１７′を設けたものである。
第１図の装置において、電流路２１に負荷電流
が流れると、電流路２１で取り囲まれた内側に形
成されている磁気検出素子上に磁界が生ずる。
が流れると、電流路２１で取り囲まれた内側に形
成されている磁気検出素子上に磁界が生ずる。
この磁界の強さを磁気検出素子で検出すること
によつて電流路２１に流れる電流の値を検出する
ことが出来る。
によつて電流路２１に流れる電流の値を検出する
ことが出来る。
又、磁界を強くし、検出感度を上げるため、電
流路２１を例えばAgメツキによつて厚く形成し、
かつその幅を狭くして、磁界の検出領域と電流路
との実効的な距離を小さく設定している。
流路２１を例えばAgメツキによつて厚く形成し、
かつその幅を狭くして、磁界の検出領域と電流路
との実効的な距離を小さく設定している。
上記の構成において、２〜4Aの電流に対して
実効的な磁束密度50〜100ガウスが得られる。
実効的な磁束密度50〜100ガウスが得られる。
又、磁気検出素子はn-エピタキシヤル層１４
の比抵抗を10Ω・cmと高くすることにより、ベー
ス・コレクタ結合の空乏層がホール電極用n+領
域１７，１７′に達するようにする。
の比抵抗を10Ω・cmと高くすることにより、ベー
ス・コレクタ結合の空乏層がホール電極用n+領
域１７，１７′に達するようにする。
このときホール電極用n+領域１７と１７′との
間には、fVdnaxWBの電圧が生じる。
間には、fVdnaxWBの電圧が生じる。
ここで、ｆは形状効果を現わす係数、Vdnaxは
空乏層中の電子の飽和ドリフト速度、Ｗは１７と
１７′との間の距離、Ｂは実効的な磁束密度であ
る。
空乏層中の電子の飽和ドリフト速度、Ｗは１７と
１７′との間の距離、Ｂは実効的な磁束密度であ
る。
例えばＷ＝50μmの時、コレクタ用n+領域１８
に８〜10Vの電圧を与え、ベース拡散領域１５を
カレント・ミラーで駆動して、数mAのコレクタ
電流を流すと、負荷電流が２〜4Aのときに、数
十mVの出力が得られる。
に８〜10Vの電圧を与え、ベース拡散領域１５を
カレント・ミラーで駆動して、数mAのコレクタ
電流を流すと、負荷電流が２〜4Aのときに、数
十mVの出力が得られる。
なお、n+埋込層１２はコレクタ電流の通路と
ならないように、ベース拡散領域１５の直下のみ
に形成する。
ならないように、ベース拡散領域１５の直下のみ
に形成する。
上記のような構成おいては、電流路２１のAg
メツキ以外の工程が通常のバイポーラプロセスに
よつて形成することが出来るので、電流検出機能
を有する負荷駆動用集積回路をコンパクトに形成
することが可能となる。
メツキ以外の工程が通常のバイポーラプロセスに
よつて形成することが出来るので、電流検出機能
を有する負荷駆動用集積回路をコンパクトに形成
することが可能となる。
次に、前記第１図の装置の問題点について、説
明する。
明する。
第４図は、前記第１図のＢ−B′断面図であり、
２２は磁界を示し、その他第１図と同符号は同一
物を示す。
２２は磁界を示し、その他第１図と同符号は同一
物を示す。
第４図の装置において、電流路２１′，２１″に
反対向きの電流が流れると、図示したような磁界
２２が生ずる。
反対向きの電流が流れると、図示したような磁界
２２が生ずる。
そして、n-エピタキシヤル層１４に紙面に垂
直な方向に電流を流しておくと、ホール効果によ
つてn+拡散領域１７，１７間に電圧を生ずる。
直な方向に電流を流しておくと、ホール効果によ
つてn+拡散領域１７，１７間に電圧を生ずる。
ところが、第４図の構成のように、電流路２
１′，２１″が半導体集積回路チツプの表面に形成
されている場合には、n-エピタキシヤル層１４
の下部で電流路２１′，２２″に遠い領域では磁界
が弱くなり、n-エピタキシヤル層１４に流して
いるバイアス電流との相互作用が小さくなるの
で、バイアス電流を十分に利用することが出来な
くなることがある。
１′，２１″が半導体集積回路チツプの表面に形成
されている場合には、n-エピタキシヤル層１４
の下部で電流路２１′，２２″に遠い領域では磁界
が弱くなり、n-エピタキシヤル層１４に流して
いるバイアス電流との相互作用が小さくなるの
で、バイアス電流を十分に利用することが出来な
くなることがある。
例えば、n-エピタキシヤル層１４の厚さを
12μmとした場合に、上端部に比べて下端部では
磁界が５％以上小さくなり、感度が低下するとと
もに、n-エピタキシヤル層内部ではバイアス電
流分布のばらつきの影響を受けやすくなり、感度
のばらつきが大きくなる。
12μmとした場合に、上端部に比べて下端部では
磁界が５％以上小さくなり、感度が低下するとと
もに、n-エピタキシヤル層内部ではバイアス電
流分布のばらつきの影響を受けやすくなり、感度
のばらつきが大きくなる。
第５図は、上記のごとき問題を解決した本発明
の一実施例の断面図であ。
の一実施例の断面図であ。
第５図において、２３，２３′は電流路、２４，
２５は半導体集積回路チツプに設けた溝、２６は
SiO2膜であり、その他第４図と同符号は同一物
を示す。
２５は半導体集積回路チツプに設けた溝、２６は
SiO2膜であり、その他第４図と同符号は同一物
を示す。
第５図の構成において、n-エピタキシヤル層
１４の厚さを12μmとし、溝２４，２５をｐ型の
Si基板１１に達する程度に形成すれば、電流路２
３，２３′の中心からn-エピタキシヤル層１４の
中心までの距離を50μmとして、n-エピタキシヤ
ル層の上端部及び下端部では中心に比べて磁界が
0.7％減少するだけである。
１４の厚さを12μmとし、溝２４，２５をｐ型の
Si基板１１に達する程度に形成すれば、電流路２
３，２３′の中心からn-エピタキシヤル層１４の
中心までの距離を50μmとして、n-エピタキシヤ
ル層の上端部及び下端部では中心に比べて磁界が
0.7％減少するだけである。
このように第４図の構成に比べて磁界の変化が
非常に少なくなるので、感度が向上するばかりで
なく、n-エピタキシヤル層内部ではバイアス電
流分布のばらつきの影響も受けにくくなり、感度
のばらつきが小さくなる。
非常に少なくなるので、感度が向上するばかりで
なく、n-エピタキシヤル層内部ではバイアス電
流分布のばらつきの影響も受けにくくなり、感度
のばらつきが小さくなる。
次に第５図のごとき装置をバイポーラ集積回路
と一体化する場合の製造工程について説明する。
と一体化する場合の製造工程について説明する。
まず、ｐ型のSi基板１１にn+埋込層を拡散し、
n-エピタキシヤル層１４を成長させた後、p+素
子分離領域を拡散で形成し、ｐ型ベース拡散、
n+エミツタ拡散を行なうまでは、標準的なバイ
ポーラプロセスと同様に行なうことが出来る。
n-エピタキシヤル層１４を成長させた後、p+素
子分離領域を拡散で形成し、ｐ型ベース拡散、
n+エミツタ拡散を行なうまでは、標準的なバイ
ポーラプロセスと同様に行なうことが出来る。
次に、異方性エツチングもしくは反応性エツチ
ングによつて、n-エピタキシヤル層１４を貫く
ような溝２４，２５を形成し、電流路２３，２
３′、例えばAlワイヤをこの溝にはめ込む。
ングによつて、n-エピタキシヤル層１４を貫く
ような溝２４，２５を形成し、電流路２３，２
３′、例えばAlワイヤをこの溝にはめ込む。
次に、700℃程度で、Alワイヤをリフローさ
せ、コンタクトエツチング、Al蒸着、パターニ
ング、PSGデポジシヨン、パツドのエツチング
を行なうことによつて第５図のごとき装置を形成
することが出来る。
せ、コンタクトエツチング、Al蒸着、パターニ
ング、PSGデポジシヨン、パツドのエツチング
を行なうことによつて第５図のごとき装置を形成
することが出来る。
なお、これまでの実施例では、バイポーラ集積
回路をベースとしたワンチツプ型の電流検出装置
について説明したが、MOS型の磁気検出素子と
CMOS回路とを一体化したような集積回路にも
適用出来ることは勿論である。
回路をベースとしたワンチツプ型の電流検出装置
について説明したが、MOS型の磁気検出素子と
CMOS回路とを一体化したような集積回路にも
適用出来ることは勿論である。
以上説明したごとく本発明においては、電流路
と磁気検出素子とによつて電流を検出するように
構成しているので、従来の抵抗検出方式のように
負荷に流す電流値が制限されるとか、検出用抵抗
で内部発熱するといつたような問題を生ずること
がなく、かつ上記の電流路と磁気検出素子とを負
荷駆動用の集積回路と同一チツプ内に形成するよ
うに構成しているので、ワンチツプの集積回路で
負荷を制御することが出来るという優れた効果が
得られる。
と磁気検出素子とによつて電流を検出するように
構成しているので、従来の抵抗検出方式のように
負荷に流す電流値が制限されるとか、検出用抵抗
で内部発熱するといつたような問題を生ずること
がなく、かつ上記の電流路と磁気検出素子とを負
荷駆動用の集積回路と同一チツプ内に形成するよ
うに構成しているので、ワンチツプの集積回路で
負荷を制御することが出来るという優れた効果が
得られる。
又、電流路の形成以外は標準のバイポーラプロ
セスのみで構成することが出来るので、コンパク
トで安価な電流検出機能を有する負荷制御用の半
導体集積回路を容易に製造することが出来る。
セスのみで構成することが出来るので、コンパク
トで安価な電流検出機能を有する負荷制御用の半
導体集積回路を容易に製造することが出来る。
さらに、半導体集積回路チツプに溝を設け、そ
の溝の中に電流路を形成するように構成している
ので、チツプ表面に電流路を形成するものに比べ
て、検出感度がよいだけでなく、バイアス電流の
不均一な分布に対しても感度のばらつきを減少出
来るという効果があり、さらに溝の中に電流路を
形成しているので、表面への突出部がなく、
PSGエツチングの際におけるマスク合わせが容
易になる等の効果もある。
の溝の中に電流路を形成するように構成している
ので、チツプ表面に電流路を形成するものに比べ
て、検出感度がよいだけでなく、バイアス電流の
不均一な分布に対しても感度のばらつきを減少出
来るという効果があり、さらに溝の中に電流路を
形成しているので、表面への突出部がなく、
PSGエツチングの際におけるマスク合わせが容
易になる等の効果もある。
第１図は本発明者が考案した本発明の前提とな
る電流検出装置の一例図、第２図は従来装置の一
例図、第３図は本発明の概念図、第４図は第１図
のＢ−B′断面図、第５図は本発明の他の実施例
図である。 符号の説明 １……トランジスタ、２……負
荷、３……電流検出用抵抗、４……制御回路、５
……電源端子、６……磁気検出素子、７……電流
路、１１……Si基板、１２……n+埋込層、１３…
…素子分離領域、１４……n-エピタキシヤル層、
１５……ベース拡散領域、１６……エミツタ用
n+領域、１７，１７′……ホール電極用n+領域、
１８……コレクタ用n+領域、１９……Al配線層、
２０……SiO2膜、２１，２１′，２１″……電流
路、２２……磁界、２３，２３′……電流路、２
４，２５……溝、２６……SiO2膜。
る電流検出装置の一例図、第２図は従来装置の一
例図、第３図は本発明の概念図、第４図は第１図
のＢ−B′断面図、第５図は本発明の他の実施例
図である。 符号の説明 １……トランジスタ、２……負
荷、３……電流検出用抵抗、４……制御回路、５
……電源端子、６……磁気検出素子、７……電流
路、１１……Si基板、１２……n+埋込層、１３…
…素子分離領域、１４……n-エピタキシヤル層、
１５……ベース拡散領域、１６……エミツタ用
n+領域、１７，１７′……ホール電極用n+領域、
１８……コレクタ用n+領域、１９……Al配線層、
２０……SiO2膜、２１，２１′，２１″……電流
路、２２……磁界、２３，２３′……電流路、２
４，２５……溝、２６……SiO2膜。
Claims (1)
- １ 半導体集積回路内に磁気検出素子を形成し、
又上記半導体集積回路チツプの上記磁気検出素子
の近傍に溝を設け、該溝の中に高導電率の電流路
を設け、該電流路を流れる電流によつて生じる磁
界の強さを上気磁気検出素子で検出することによ
つて上記電流路に流れる電流値を検出することを
特徴とする半導体電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197574A JPS6197574A (ja) | 1986-05-16 |
| JPH0554628B2 true JPH0554628B2 (ja) | 1993-08-13 |
Family
ID=16720839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218496A Granted JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197574A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545926B2 (ja) * | 1987-07-07 | 1996-10-23 | 日本電装株式会社 | 電流検出器 |
| JPH0390872A (ja) * | 1989-09-01 | 1991-04-16 | Toshiba Corp | 半導体装置 |
| US5990533A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Semiconductor device including a magnetoresistance effect element functioning as a current detector |
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-
1984
- 1984-10-19 JP JP59218496A patent/JPS6197574A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197574A (ja) | 1986-05-16 |
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